JP2005222581A5 - - Google Patents

Claims (23)

1. クロックに同期して動作する半導体記憶装置であって、
   行列状に配置された複数のメモリセルを有するメモリアレイと、
   トリガ信号を出力するトリガ生成回路と、
   前記トリガ信号を受けて、前記トリガ信号を遅延させた遅延信号を出力する遅延回路と、
   前記クロックを受け、前記トリガ信号を受けてから前記遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力するクロックカウンタと、
   クロックの数とレイテンシとの対応関係を記憶し、前記クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する判定回路と、
   前記判定されたレインテンシを保持するレジスタと、
   前記レジスタに保持されたレインテンシに基づき、外部にウエイト信号を出力するウエイト制御回路とを備えた半導体記憶装置。
2. 前記トリガ生成回路は、
   外部信号をラッチしてラッチ信号を生成する回路と、
   前記ラッチ信号の組合せに応じて、読出し信号または書込み信号ととともに前記トリガ信号を出力する論理回路とを備えた請求項１記載の半導体記憶装置。
3. 行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有し、１度のリフレッシュの単位となるバンクを複数個有するメモリアレイと、
   リフレッシュのトリガを出力する回路と、
   前記リフレッシュトリガを受けたときに、外部から指示された動作を実行中のときに、前記動作を実行中のバンクと異なるバンクを選択して、前記選択したバンクのアドレスを出力するバンク選択回路と、
   前記受けたアドレスのバンクのリフレッシュを実行するリフレッシュ制御回路とを備え、
   前記バンク選択回路は、
   リフレッシュが実施済みのバンクのアドレスを保持し、すべてのバンクのアドレスが保持されると、保持されているすべてのアドレスが消去されるレジスタと、
   前記リフレッシュトリガを受けたときに、前記レジスタを参照してリフレッシュが未実施のバンクのアドレスを特定する特定回路と、
   前記未実施のバンクアドレスと、前記動作を実行中のバンクアドレスとを比較し、異なる場合に、前記未実施のバンクアドレスを出力する比較回路とを含む半導体記憶装置。
4. 行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有するメモリアレイと、
   リフレッシュのタイミングを規定する第１の信号を生成する第１の回路と、
   前記第１の信号を出力する出力端子と、
   外部からリフレッシュのタイミングを規定する第２の信号を受ける入力端子と、
   前記第１の信号および前記第２の信号を受けて、いずれかの信号を出力するスイッチと、
   前記スイッチから出力される信号を受けて、当該信号に基づきリフレッシュ制御を行なう第２の回路とを備えた半導体記憶装置。
5. 前記半導体記憶装置は、さらに、
   前記第２の回路でリフレッシュ制御が実行されている間、外部にウエイト信号を出力するウエイト制御回路を備えた請求項４記載の半導体記憶装置。
6. 前記第１の回路は、前記第１の信号として一定周期の信号を出力するタイマである、請求項５記載の半導体記憶装置。
7. クロックに同期して動作し、バーストモードでのアクセスを行ない、読出し信号または書込み信号が生成されるのに先立って、ロウアドレスおよびコラムアドレスを取得する半導体記憶装置であって、
   行列上に配置された複数のメモリセルを有するメモリアレイと、
   外部から受けた制御信号によって読出し信号または書込み信号が生成された第１のクロックに同期して、選択されたロウのロウアクセス処理と、先頭から１個以上かつバーストレングス以下である第１の個数のコラムのコラムアクセス処理を行ない、
   レイテンシで規定される第２のクロック以降のクロックに同期して、バーストモードアクセスの残りの第２の個数のコラムのコラムアクセス処理を行なうように制御する制御回路とを備えた半導体記憶装置。
8. 前記半導体記憶装置は、
   前記メモリセルに接続されたビット線対の電位を増幅するセンスアンプ回路と、
   前記コラムを選択するコラムデコーダとを含み、
   前記制御回路は、
   前記センスアンプ回路を活性化させる信号が生成された後のタイミングで、前記第１のクロックに同期して活性化されるロウ活性化信号に応じてコラムイネーブル信号を生成する第１の制御回路と、
   前記コラムイネーブル信号に応じて、前記第１の個数のコラムを活性化させる第１の指示信号を前記コラムデコーダに出力し、前記第２のクロック以降のクロックに同期して前記第２の個数のコラムを活性化させる第２の指示信号を前記コラムデコーダに出力する第２の制御回路とを備える、請求項７記載の半導体記憶装置。
9. 前記制御回路は、前記第１のクロックに同期してコラムアクセス処理が行なわれて出力される先頭のデータのタイミングを外部に通知する信号を生成する回路を含む、請求項８記載の半導体記憶装置。
10. 前記制御回路は、前記第２のクロック以降のクロックに同期してコラムアクセス処理が行なわれて出力される先頭のデータのタイミングを外部に通知する信号を生成する回路を含む、請求項８記載の半導体記憶装置。
11. リフレッシュ動作、読出し動作、または書込み動作を実行中に、前記読出しまたは書込み要求信号が生成されたときには、前記動作の実行終了後の次のクロックを前記第１のクロックとして動作させるためのシフト回路とを備えた請求項８記載の半導体記憶装置。
12. 外部信号の組合せによって、複数の動作モードのいずれかのモードに設定される半導体記憶装置であって、
    行列上に配置された複数のメモリセルを有するメモリアレイと、
    前記メモリセルに各々接続されたビット線対と、
    前記ビット線対の電位を増幅する第１の増幅回路と、
    複数の前記ビット線対に接続されたＩＯ線対と、
    前記各モードに応じていずれかが活性化され、前記ＩＯ線対の電位を増幅する２種類以上の第２の増幅回路とを備えた半導体記憶装置。
13. 前記複数の動作モードは、外部から入力されるクロックに同期した同期動作モードと、クロックに同期しない非同期動作モードであり、
    前記第２の増幅回路は、
    同期動作モードに対応した第１の種類の増幅回路と、
    非同期動作モードに対応した第２の種類の増幅回路とである、請求項１２記載の半導体記憶装置。
14. 前記半導体記憶装置は、
    同期モードに設定されたときに、前記第１の種類の増幅回路を活性化するとともに、前記第２の種類の増幅回路を非活性化し、
    非同期モードに設定されたときに、前記第１の種類の増幅回路を非活性化するとともに、前記第２の種類の増幅回路を活性化させる制御回路と、
    前記第１の種類の増幅回路の出力、および前記第２の種類の増幅回路の出力と接続され、前記第１の種類の増幅回路の出力または前記第２の種類の増幅回路の出力のいずれかをデータバスへ出力するデータバスドライバとを備えた請求項１３記載の半導体記憶装置。
15. 前記第１の種類の増幅回路は、クロックに同期した信号に基づき、前記ＩＯ線対と当該第１の種類の増幅回路内の増幅部との間の接続を切断するスイッチ部を備え、
    前記第２の種類の増幅回路は、前記ＩＯ線対と当該第２の種類の増幅回路内の増幅部との間の接続を切断するスイッチ部を有しない、請求項１４記載の半導体記憶装置。
16. 前記ＩＯ線対と接続する前記第１の種類の増幅回路および前記第２の種類の増幅回路は、コラム方向に並んで配置され、
    前記ＩＯ線対は、分岐を有せずに、前記第１の種類の増幅回路および前記第２の種類の増幅回路と接続する、請求項１３記載の半導体記憶装置。
17. クロックに同期して動作する半導体記憶装置であって、
    行列状に配置された複数のメモリセルを有するメモリアレイと、
    外部からバイトマスク信号を受けて、前記バイトマスク信号に基づきバイトマスク処理を制御するバイトマスク制御回路と、
    前記メモリセルから出力されたデータを受けて、前記バイトマスク制御回路による指示に従って、前記メモリセルから出力されたデータの前記バイトマスク信号に対応するバイトの出力を行なわない出力回路とを備え、
    前記バイトマスク制御回路は、連続読出しまたは連続書込みが第１のロウと第２のロウの２つのロウに渡る場合、途中で第１のロウの最後のコラムに達したため第２のロウへの移行のためロウアクセス処理を行なっている間に、外部からバイトマスク信号を受けたときに、前記バイトマスク信号に対応するバイトのマスク処理を、前記ロウアクセスが終了し、次のビットのデータが出力されるタイミングまで延長する、半導体記憶装置。
18. 前記半導体記憶装置は、さらに、
    前記次のロウへの移行のためロウアクセス処理を行なっている間、データが出力されるまで待つことを外部に知らせるウエイト信号を出力するウエイト制御回路を備え、
    前記バイトマスク制御回路は、各バイトごとに、
    前記バイトマスク信号が前記連続読出しまたは書込みの先頭のビット以外のビットのバイトマスクを行なうことを示す場合において、前記次のロウへの移行のためロウアクセス処理を行なわないとした場合に前記ビットが前記出力回路から出力されるタイミングに前記ウエイト信号が出力されているときに、前記バイトに対応する出力イネーブル信号をディセーブルにせずに、前記バイトマスク信号に基づいて生成された信号を出力する第１回路と、
    前記バイトマスク信号に基づいて生成された信号を受けて保持し、前記ウエイト信号が解除されたタイミングに、前記バイトに対応する出力イネーブル信号をディセーブルにする第２回路とを含み、
    前記出力回路は、前記出力イネーブル信号がディセーブルを示すときに、前記メモリセルから出力されたデータの前記ディセーブルの出力イネーブル信号に対応するバイトの出力を行なわない、請求項１７記載の半導体記憶装置。
19. クロックに同期して動作する同期モードと、非同期で動作する非同期モードとを有する半導体記憶装置であって、
    行列状に配置された複数のメモリセルを有するメモリアレイと、
    同期固定モードと、非同期固定モードと、同期および非同期の混載モードのいずれかに設定可能な設定回路と、
    前記混載モード時に、外部チップイネーブル信号がアサートされてから、外部クロックの立ち上がりまでの時間が所定値以上か否かを調べ、前記所定値以上のときに、非同期固定モードに移行する非同期移行回路と、
    同期固定モードまたは混載モードに設定されたときに同期動作を制御する同期制御回路と、
    非同期固定モード若しくは混載モードに設定されたとき、または非同期固定モードに移行したときに、非同期動作を制御する非同期制御回路とを備え、
    前記非同期移行回路は、前記設定回路の出力に応じて非活性化される、半導体記憶装置。
20. 前記設定回路は、バスコンフィギュレーションレジスタの所定の２個のビットであり、
    前記非同期移行回路は、前記ビットの値が同期固定モードまたは非同期固定モードを示すときには、前記移行動作の処理を停止する、請求項１９記載の半導体記憶装置。
21. クロックに同期して動作する半導体記憶装置であって、
    行列状に配置された複数のメモリセルを有するメモリアレイと、
    外部チップイネーブル信号を受けて内部チップイネーブル信号を生成するチップイネーブルバッファと、
    外部クロックを受けて内部クロックを生成するクロックバッファと、
    外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファと、
    外部チップイネーブル信号以外の外部制御信号を受けて内部制御信号を生成する制御バッファとを備え、
    前記クロックバッファ、前記アドレスバッファ、および前記制御バッファは、前記内部チップイネーブル信号を受けて、前記内部チップイネーブル信号がチップの非活性を示すときに、その動作を停止し、
    前記クロックバッファ、前記アドレスバッファ、および前記制御バッファは、前記内部チップイネーブル信号が活性化を示すときに、動作を実行し、
    前記制御バッファは、外部アドレス取込信号を受けて、内部アドレス取込信号を生成し、前記半導体記憶装置は、さらに、
    前記内部アドレス取込信号を所定の遅延量だけ遅延させる遅延回路と、
    前記遅延回路の出力と前記内部クロックとを受けるクロックドインバータと、
    前記クロックドインバータの出力と前記内部クロックとの論理積信号を出力する論理回路と、
    前記論理積信号の先頭のパルスに基づき、ロウアドレスストローブ信号を活性化する回路とを備え、
    前記論理積信号の先頭のパルスが、前記外部アドレス取込み信号が活性化されている間に立ち上がる外部クロックパルスから生成された内部クロックパルスとなるように、前記遅延回路の所定の遅延量が定められている、半導体記憶装置。
22. 複数の動作モードのいずれかのモードに設定される半導体記憶装置であって、
    行列上に配置された複数のメモリセルを有するメモリアレイと、
    前記メモリセルに各々接続されたビット線対と、
    前記ビット線対の電位を増幅する第１の増幅回路と、
    複数の前記ビット線対に接続されたＩＯ線対と、
    前記ＩＯ線対に接続され、列方向に配置される２以上の異なる種類の第２の増幅回路とを備え、
    前記ＩＯ線対は、前記２以上の異なる種類の第２の増幅回路どうしを接続する、半導体記憶装置。
23. 複数の動作モードのいずれかのモードに設定される半導体記憶装置であって、
    行列上に配置された複数のメモリセルを有するメモリアレイと、
    前記メモリセルに各々接続されたビット線対と、
    前記ビット線対の電位を増幅する第１の増幅回路と、
    複数の前記ビット線対に接続されたＩＯ線対と、
    前記ＩＯ線対に接続され、行方向に配置される２以上の異なる種類の第２の増幅回路とを備えた半導体記憶装置。