CN111613259B - 伪静态随机存取内存及其操作方法 - Google Patents

伪静态随机存取内存及其操作方法 Download PDF

Info

Publication number
CN111613259B
CN111613259B CN202010093299.5A CN202010093299A CN111613259B CN 111613259 B CN111613259 B CN 111613259B CN 202010093299 A CN202010093299 A CN 202010093299A CN 111613259 B CN111613259 B CN 111613259B
Authority
CN
China
Prior art keywords
signal
memory
read
level
memory chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010093299.5A
Other languages
English (en)
Other versions
CN111613259A (zh
Inventor
森郁
野村幸弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN111613259A publication Critical patent/CN111613259A/zh
Application granted granted Critical
Publication of CN111613259B publication Critical patent/CN111613259B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4066—Pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

本发明提供一种伪静态随机存取内存，包括多个内存芯片及信息存储组件。内存芯片使用同一个总线来传递多个读写数据获取信号给内存控制器。无论内存芯片是否发生自刷新碰撞，在内存芯片进行读取操作时，内存芯片的读取延迟均被设定为容许完成自刷新的固定时间。固定时间大于初始延迟。信息存储组件被配置为存储用以定义固定时间的信息。读写数据获取信号指示内存芯片是否发生自刷新碰撞，且在读取延迟中读写数据获取信号的电平不变。另外，一种伪静态随机存取内存的操作方法亦被提出。

Description

伪静态随机存取内存及其操作方法
技术领域
本发明涉及内存及其操作方法，且确切地说涉及一种伪静态随机存取内存及其操作方法。
背景技术
伪静态随机存取内存(pseudo static random access memory，以下简称pSRAM)是以DRAM作为内存晶胞阵列来存储数据，并且重新设计DRAM的存取接口，使其兼容于SRAM的存取接口，且存取时序的特性也与SRAM类似。pSRAM可利用扩展序列外围接口(ExpandedSerial Peripheral Interface，以下简称xSPI)或HyperBusTM接口作为其存取接口。以xSPI作为存取接口的pSRAM称之为xSPI pSRAM；以HyperBusTM作为存取接口的pSRAM称之为HyperRAM pSRAM。
于内存装置的突发读/写操作中，从突发读/写操作开始至有效数据的输出与写入的所需的最短延迟时间定义为初始延迟，当初始延迟期间发生自刷新时，称之为自刷新碰撞(self refresh collision)。图1及图2分别示出现有的内存芯片在进行读取操作时未发生及发生自刷新碰撞的信号时序图。在xSPI pSRAM或HyperRAM pSRAM中，内存芯片在控制信号CS#为低电平时从读写数据获取(Read/Write Data Strobe)脚位(以下简称RWDS脚位)输出读写数据获取信号(以下简称RWDS信号)给内存控制器，以将是否发生自刷新碰撞的信息告知内存控制器，并据此决定数据输入及输出的延迟(latency)时间。当未发生自刷新碰撞时，如图1所示，RWDS脚位会输出低电平的RWDS信号，内存芯片的读取延迟是一个单位(例如频率信号CK的3个周期)的周期延迟(即初始延迟)。当发生自刷新碰撞时，如图2所示，RWDS脚位会输出高电平的RWDS信号，并在3个CK周期后下降为低电平，藉此内存芯片的读取延迟被设定为两个单位的周期延迟，使有效数据直到自刷新已完成才被输出，藉以保证数据不被损坏。因此，在进行读取操作时，内存芯片会依据发生自刷新碰撞而被设定为额外增加一个单位的周期延迟，导致读取延迟并不固定。
此外，因应微型化的需求，现有的内存封装结构包括多个堆栈的内存芯片，藉以增加存储密度。为了不改变总线宽度，这些内存芯片可能使用同一个总线来传输RWDS信号，然而，由于这些内存芯片的自刷新操作为不同步的，若这些内存芯片同时输出不同电平的RWDS信号，可能会有总线冲突的问题，从而导致电流消耗增加与非预期性的压降。此外，由于制程的变异，即使这些内存芯片同时输出高电平的RWDS信号，然而由于反应快的内存芯片于读取延迟中不会发生RWDS信号自高电平至低电平的变换，但反应慢的内存芯片可能在相同期间发生上述变换，从而导致总线冲突的问题。
发明内容
本发明提供一种伪静态随机存取内存及其操作方法，可避免总线冲突。
本发明的伪静态随机存取内存耦接于内存控制器，且包括多个内存芯片及信息存储组件。内存芯片使用同一个总线来传递多个读写数据获取信号给内存控制器。无论内存芯片是否发生自刷新碰撞，在内存芯片进行读取操作时，内存芯片的读取延迟均被设定为容许完成自刷新的固定时间。固定时间大于初始延迟。信息存储组件被配置为存储用以定义固定时间的信息。读写数据获取信号指示内存芯片是否发生自刷新碰撞，且在读取延迟中读写数据获取信号的电平不变。
本发明的伪静态随机存取内存的操作方法包括：存储用以定义固定时间的信息；无论内存芯片是否发生自刷新碰撞，在内存芯片进行读取操作时，将内存芯片的读取延迟设定为容许完成自刷新的固定时间，其中固定时间大于初始延迟；以及使用同一个总线来传递多个读写数据获取信号给内存控制器。读写数据获取信号指示内存芯片是否发生自刷新碰撞，且在读取延迟中读写数据获取信号的电平不变。
附图说明
包含附图以提供对本发明的进一步理解，且附图并入在本说明书中并且构成本说明书的一部分。附图说明本发明的实施例，并且与描述一起用于解释本发明的原理。
图1及图2示出现有的内存芯片的信号时序图；
图3示出本发明一实施例的pSRAM及其内存控制器的概要示意图；
图4示出本发明一实施例的内存芯片的概要示意图；
图5示出本发明另一实施例的内存芯片的概要示意图；
图6示出本发明第一实施例的内存芯片的信号时序图；
图7示出本发明第二实施例的内存芯片的信号时序图；
图8示出本发明一实施例的信号产生电路的概要示意图；
图9示出图8实施例的信号产生电路的内部示意图；
图10A示出第二实施例的第一内存芯片中的信号产生电路的主要信号的概要波形图；
图10B示出第二实施例的第二内存芯片中的信号产生电路的主要信号的概要波形图；
图11示出本发明第三实施例的内存芯片的信号时序图；
图12示出本发明第四实施例的内存芯片的信号时序图；
图13A示出第四实施例的第一内存芯片中的信号产生电路的主要信号的概要波形图；
图13B示出第四实施例的第二内存芯片中的信号产生电路的主要信号的概要波形图；
图14示出本发明第五实施例的内存芯片的信号时序图；
图15A示出第五实施例的第一内存芯片中的信号产生电路的主要信号的概要波形图；
图15B示出第五实施例的第二内存芯片中的信号产生电路的主要信号的概要波形图；
图16示出本发明第六实施例的内存芯片的信号时序图；
图17A示出第六实施例的第一内存芯片中的信号产生电路的主要信号的概要波形图；
图17B示出第六实施例的第二内存芯片中的信号产生电路的主要信号的概要波形图；
图18示出本发明一实施例的pSRAM的操作方法的步骤流程图。
附图标号说明
100：伪静态随机存取内存；
110_0、110_1、210、310：内存芯片；
120：总线；
130：读写数据获取脚位；
212：模式缓存器；
214：控制逻辑电路；
316：非易失性内存；
400：信号产生电路；
410：输出控制电路；
420：延迟电路；
430：RWDS信号控制电路；
440：读取延迟决定电路；
450：脉冲产生电路；
500：内存控制器；
CE、CE_t、CE_c、CED_c、CED2_c、CK、CK#、CK0、CK1、CK2、CLK、CLK_t、CLK2F_t、CLK1R_t、CLK2R_t、CS#、DIESEL、DIESEL_t、DIE_STK[1:0]、die_add、DIEOUT_t、DISLTNCY、DISLTNCY_c、DQ[7:0]、LTNCY、LTNCY2_t、LTNCY2A_c、LTNCY2B_t、LTNCYSEL_c、OE、OUTQSLZ_t、PSC、PSC#、RWDS、RESET#、SPI、SPI_t、SPIOUT_t、VINT、VIOUT、WRITE、WRITE_t、WROUT_t：信号；
S100、S110、S120：方法步骤。
具体实施方式
以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。
图3示出本发明一实施例的pSRAM及其内存控制器的概要示意图。请参考图3，本实施例的pSRAM 100包括多个内存芯片，在此以第一内存芯片110_0及第二内存芯片110_1来例示说明，内存芯片的数量不用以限定本发明。在本实施例中，第一内存芯片110_0及第二内存芯片110_1共享控制信号CS#及RWDS信号。各内存芯片经由RWDS脚位130来输出RWDS信号，且使用相同的总线120来传递RWDS信号。数据信号DQ[7:0]包括芯片地址。在图3的实施例中，第一内存芯片110_0及第二内存芯片110_1例如是xSPI pSRAM或HyperRAM pSRAM，但本发明并不加以限制。在本发明的实施例中，无论是否发生自刷新碰撞，内存芯片在进行读取操作时，其读取延迟被设定为固定时间，且所述固定时间容许完成自刷新。并且，在读取延迟中所有的RWDS信号的电平不变。其中，所述固定时间大于初始延迟。
图4示出本发明一实施例的内存芯片的概要示意图。请参考图3及图4，图3的第一内存芯片110_0或第二内存芯片110_1，其内部结构如图4所示的内存芯片210。内存芯片210包括模式缓存器212及控制逻辑电路214。在本实施例中，内存控制器500将内存芯片的读取延迟设定为固定的信息存储在模式缓存器212中。
在本实施例中，内存芯片210还包括输入输出接口、X译码器电路、Y译码器电路、内存晶胞阵列、数据锁存器电路及数据传输路径等组件，其详细功能及实施方式可以由本技术领域的现有常识获得足够的教导、建议与实施说明。
图5示出本发明另一实施例的内存芯片的概要示意图。请参考图3及图5，图5的第一内存芯片110_0或第二内存芯片110_1，其内部结构如图5所示的内存芯片310。内存芯片310包括非易失性内存(non-volatile memory，NVM)316及控制逻辑电路214。在本实施例中，非易失性内存316例如包括电熔丝(efuse)。所述电熔丝可被程序化以将读取延迟为固定的信息设定在非易失性内存316中。
图6示出本发明第一实施例的内存芯片的信号时序图。第一内存芯片110_0被选择以进行读取操作，且其中未发生自刷新碰撞；第二内存芯片110_1未被选择而处于待机状态，且其中发生自刷新碰撞。第一内存芯片110_0的读取延迟被设定为容许完成自刷新的固定时间(例如两个单位的周期延迟)。
在本实施例中，芯片地址在频率信号CK的第2个频率的上升缘时输入，在数据信号DQ[7:0]中标示为”die add”，而在数据信号DQ[7:0]中标示有斜线的部分表示数据被读出。此外，在控制信号CS#从高电平变为低电平时，第一内存芯片110_0输出高电平的RWDS信号。于此同时，第二内存芯片110_1也是输出高电平的RWDS信号，因此，至少在读取延迟之前(即在频率信号CK的第1个至第3个频率的时间区间)，可避免总线冲突。
图7示出本发明第二实施例的内存芯片的信号时序图。请参考图3及图7，在第二实施例中，第一内存芯片110_0及第二内存芯片110_1例如是xSPI pSRAM。第一内存芯片110_0被选择以进行读取操作，且其未发生自刷新碰撞；第二内存芯片110_1未被选择而处于待机状态。第一内存芯片110_0及第二内存芯片110_1是由不同的晶圆制程所制造而具有不同的操作速度。于本实施例中，第一内存芯片110_0具有较快的操作速度。第一内存芯片110_0的读取延迟被设定为容许完成自刷新的固定时间(例如为两个单位的周期延迟)。
在本实施例中，控制信号CS#变为低电平时，第一内存芯片110_0及第二内存芯片110_1都是输出高电平的RWDS信号。并且，在第一内存芯片110_0的RWDS信号自高电平变换为低电平之前或同时，使第二内存芯片110_1的RWDS脚位130变更为高阻抗(Hi-Z)状态。详细而言，在频率信号CK的第2个频率的上升缘时，芯片地址被输入，其在数据信号DQ[7:0]中标示为”die add”。响应于频率信号CK，第一内存芯片110_0产生内部频率信号CK0，第二内存芯片110_1产生内部频率信号CK1，内部频率信号CK0的第1个频率的上升缘早于内部频率信号CK1的第1个频率的上升缘。响应于内部频率信号CK1的第2个频率的上升缘，所述芯片地址被锁存以作为内部芯片地址die_add。响应于内部频率信号CK1的第2个频率的下降缘，每一个内存芯片对内部芯片地址die_add进行译码。在本实施例中，第二内存芯片110_1的芯片选择信号DIESEL_t经译码后其电平为低，用以表示其未被选择。响应于内部频率信号CK1的第3个频率的上升缘，芯片选择信号DIESEL_t被锁存以产生芯片输出信号DIEOUT_t，用以判断芯片地址。响应于低电平的芯片选择信号DIESEL_t，第二内存芯片110_1的芯片输出信号DIEOUT_t为低电平，使第二内存芯片110_1的RWDS脚位130处于高阻抗状态。同时，响应于第一内存芯片110_0的内部频率信号CK0的第3个频率的下降缘，第一内存芯片110_0的RWDS信号变为低电平。其中，第二内存芯片110_1的内部频率信号CK1的第3个频率的上升缘早于第一内存芯片110_0的内部频率信号CK0的第3个频率的下降缘。于另一未示出的实施例中，在第一内存芯片110_0的RWDS信号变为低电平之前，第二内存芯片110_1的RWDS信号变为高阻抗状态。
因此，依据第二实施例的内存芯片的操作方法，即使这些内存芯片具有不同的操作速度，第一内存芯片110_0及第二内存芯片110_1之间也可避免产生总线冲突的问题。
图8示出本发明一实施例的信号产生电路的概要示意图。图9示出图8实施例的信号产生电路的内部示意图。请参考图8及图9，信号产生电路400例如设置在图4或图5的控制逻辑电路214中。在一实施例中，信号产生电路400也可设置在内存芯片210及310的其他电路区块。
在本实施例中，信号产生电路400包括输出控制电路410、延迟电路420、RWDS信号控制电路430、读取延迟决定电路440与脉冲产生电路450。信号产生电路400用以产生RWDS信号，并且将RWDS信号输出至内存芯片的RWDS脚位130。详细而言，延迟电路420包括两个延迟单元，其分别被配置以依据内部控制信号CE_c产生延迟的内部控制信号CED_c、CE2D_c。其中，内部控制信号CE_c响应于控制信号CS#而产生。RWDS信号控制电路430包括选择器、两个锁存器、或非门与与门。选择器被配置以根据模式设定信号SPI_t输出信号CLK1R_t或信号CLK2R_t。RWDS信号控制电路430的一个锁存器接收芯片选择信号DIESEL_t与选择器的输出，并依据内部控制信号CE_c输出信号DIEOUT_t。RWDS信号控制电路430的另一个锁存器接收与写入操作有关的信号WRITE_t及脉冲产生电路450的输出，并依据内部控制信号CE_c输出信号WROUT_t。或非门对延迟的内部控制信号CE2D_c与信号WROUT_t进行逻辑运算，并输出信号WROUT_c。与门对信号DIEOUT_t与信号WROUT_t进行逻辑运算，并输出信号OUTQSLZ_t。读取延迟决定电路440包括两个反向器、两个锁存器与多个逻辑门。读取延迟决定电路440的一个反向器将信号SPI_t反向为信号SPI_c。读取延迟决定电路440的另一个反向器将信号CLK2F_t反向为信号CLK2F_c。读取延迟决定电路440的一个锁存器接信号SPI_c与脉冲产生电路450的输出，并依据内部控制信号CE_c输出信号SPIOUT_c。读取延迟决定电路440的另一个锁存器接信号CLK2F_c与信号VINT，并依据内部控制信号CE_c输出信号VIOUT。读取延迟决定电路440的多个逻辑门对信号SPIOUT_c、信号LTNCY2_t、信号DISLTNCY_c、延迟的内部控制信号CED_c与信号VIOUT进行逻辑运算，以输出信号LTNCY2B_t。输出控制电路410用以控制RWDS信号的输出，其耦接RWDS信号控制电路430及读取延迟决定电路440，并根据信号OUTQSLZ_t、信号OE_t、内部控制信号CLKD_t、信号LTNCY2B_t以输出RWDS信号。脉冲产生电路450根据内部频率信号CLK_t与信号CLK2R_t输出信号CLK2RB_t。在图8中，OE是输出致能信号；LTNCY及DISLTNCY是延迟有关的信号；SPI是与内存芯片种类有关的信号，例如xSPI pSRAM的信号SPI是高电平，HyperRAM pSRAM的信号SPI是低电平；CLK是被选择的内存芯片的内部频率信号；CE是芯片致能信号；VINT是与内部电压有关的信号；内部控制信号CLKD_t是与数据输出有关的信号。在图9中，OUTQSLZ_t可用来使RWDS脚位130处于高阻抗状态。信号产生电路400及输出控制电路410是通过硬件描述语言(Hardware DescriptionLanguage,HDL)或是其他任意本领域技术人员所熟知的数字电路的设计方式来进行设计，并通过现场可程序逻辑门阵列(Field Programmable Gate Array,FPGA)、复杂可程序逻辑装置(Complex Programmable Logic Device,CPLD)或是特殊应用集成电路(Application-specific Integrated Circuit,ASIC)的方式来实现的硬件电路。信号产生电路400及输出控制电路410的详细功能及实施方式可以由本技术领域的现有常识获得足够的教导、建议与实施说明。
以第二实施例的内存芯片的操作方法为例，图10A示出第一内存芯片110_0中的信号产生电路400的主要信号的概要波形图；图10B示出第二内存芯片110_1中的信号产生电路400的主要信号的概要波形图。
请参考图10A及图10B，在图10A中，在信号CED2_c变为低电平时，RWDS信号变为高电平。在频率信号CLK_t的第3个频率的下降缘，信号CLK2F_t变为高电平，此时RWDS信号变为低电平。在图10B中，在信号CED2_c变为低电平时，RWDS信号变为高电平。在频率信号CLK_t的第3个频率的上升缘，信号CLK2R_t变为高电平，此时RWDS脚位130处于高阻抗状态。
请参考图9及图10A至图10B，在图10A及图10B中，当信号CE_c为低电平时，信号LTNCY2_t变为高电平。于此同时，信号SPIOUT_c为低电平，接着，信号LTNCY2A_c变为低电平。信号VIOUT为低电平且信号CED_c为高电平，接着，信号LTNCYSEL_c为高电平。信号LTNCY2B_t为低电平。
当信号CED_c为低电平时，信号LTNCYSEL_c变为低电平。由于信号LTNCY2A_c为低电平且信号LTNCYSEL_c为低电平，因此，信号LTNCY2B_t变为高电平。
当信号CED2_c为低电平时，信号WROUT_c变为高电平，其为低电平的信号WROUT_t的反相值。由于信号DIEOUT_t为高电平且信号WROUT_c为高电平，因此，信号OUTQSLZ_t变为高电平，且RWDS信号变为低电平。由于信号LTNCY2B_t为高电平且信号OUTQSLZ_t为高电平，因此，RWDS脚位130处于高阻抗状态。
当信号CLK2R_t为高电平时，在未被选择的芯片中，信号DIESEL_t被锁存且信号DIEOUT_t变为低电平。由于信号DIEOUT_t为低电平，因此，信号OUTQSLZ_t变为低电平，且在未被选择的芯片中，RWDS脚位130处于高阻抗状态。
当信号CLK2R_t为高电平且信号CLK_t为低电平时，信号WRITE_t被锁存。在写入操作时，信号WROUT_t为高电平且信号WROUT_c变为低电平，接着，信号OUTQSLZ_t变为低电平且RWDS脚位130处于高阻抗状态。在读取操作时，信号WROUT_t为低电平且信号WROUT_c保持高电平，接着信号OUTQSLZ_t保持高电平。信号SPI_c被锁存。由于图10A及图10B揭示的是xSPI pSRAM的实施例，因此信号SPI_c为低电平且SPIOUT_c保持低电平。
当信号CLK2F_t为高电平时，信号VINT被锁存且信号VIOUT变为高电平，接着，信号LTNCYSEL_c变为高电平且信号LTNCY2B_t变为低电平。由于信号OUTQSLZ_t为高电平且信号LTNCY2B_t为低电平，因此，在被选择的芯片中，RWDS信号变为低电平。
图11示出本发明第三实施例的内存芯片的信号时序图。第三实施例与第二实施例主要的区别在于，在第三实施例中，在频率信号CK的第1个频率的上升缘时，芯片地址被输入。第一内存芯片110_0及第二内存芯片110_1例如是HyperRAM pSRAM。
详细而言，在频率信号CK的第1个频率的上升缘时，芯片地址被输入，其在数据信号DQ[7:0]中标示为”die add”。响应于内部频率信号CK1的第1个频率的上升缘，所述芯片地址被锁存以作为内部芯片地址die_add。在内部频率信号CK1的第1个频率的下降缘时，每一个内存芯片对内部芯片地址die_add进行译码。在本实施例中，第二内存芯片110_1的芯片选择信号DIESEL_t经译码后其电平为低。响应于频率信号CK1的第2个频率的上升缘，芯片选择信号DIESEL_t被锁存以产生芯片输出信号DIEOUT_t。响应于低电平的芯片选择信号DIESEL_t，第二内存芯片110_1的芯片输出信号DIEOUT_t为低电平，使第二内存芯片110_1的RWDS脚位130处于高阻抗状态。接着，响应于第一内存芯片110_0的内部频率信号CK0的第3个频率的下降缘，第一内存芯片110_0的RWDS信号变为低电平。根据本实施例，在第一内存芯片110_0的RWDS信号变为低电平之前，第二内存芯片110_1的RWDS脚位130已处于高阻抗状态。
因此，依据第三实施例的内存芯片的操作方法，即使这些内存芯片具有不同的操作速度，第一内存芯片110_0及第二内存芯片110_1之间也可避免产生总线冲突的问题。
图12示出本发明第四实施例的内存芯片的信号时序图。第四实施例与第三实施例主要的区别在于，第一内存芯片110_0具有较慢的操作速度。在本实施例中，在第一内存芯片110_0的内部频率信号CK0的第3个频率的下降缘之前，第一内存芯片110_0的RWDS信号变为低电平。例如，响应于内部频率信号CK0的第3个频率的上升缘，第一内存芯片110_0的RWDS信号变为低电平。其中，内部频率信号CK0的第3个频率的上升缘早于频率信号CK的第4个频率的上升缘。亦即，在初始延迟之前，第一内存芯片110_0输出低电平的RWDS信号。
以第四实施例的内存芯片的操作方法为例，图13A示出第一内存芯片110_0中的信号产生电路400的主要信号的概要波形图；图13B示出第二内存芯片110_1中的信号产生电路400的主要信号的概要波形图。在第四实施例中，第一内存芯片110_0被选择以进行读取操作，且其未发生自刷新碰撞；第二内存芯片110_1未被选择而处于待机状态，且其发生自刷新碰撞。
请参考图13A及图13B，相较于第三实施例，信号LTNCY2A_c的重置时间是由信号CLK2R_t及频率信号CK来决定。当信号CLK2R_t为高电平且频率信号CK为低电平时，信号LTNCY2A_c被重置。与此同时，信号LTNCY2B_t变为低电平。藉此，在内部频率信号CK0的第3个频率的下降缘之前，第一内存芯片110_0的RWDS信号可变为低电平。
请参考图9及图13A至图13B，在图13A及图13B中，当信号CE_c为低电平、信号CED_c为低电平且信号CED2_c为低电平时，其电路操作方式类似于图10A及图10B的实施例。
当信号CLK1R_t为高电平时，在未被选择的芯片中，信号DIESEL_t被锁存且信号DIEOUT_t变为低电平。由于信号DIEOUT_t为低电平，因此，信号OUTQSLZ_t变为低电平，且在未被选择的芯片中，RWDS脚位130处于高阻抗状态。
当信号CLK2R_t为高电平且信号CLK_t为低电平时，信号WRITE_t被锁存，其电路操作方式类似于图10A及图10B的实施例。信号SPI_c被锁存。由于图13A及图13B揭示的是HyperRAM pSRAM的实施例，因此信号SPI_c为高电平且SPIOUT_c变为高电平。接着，信号LTNCY2A_c变为高电平，LTNCY2B_t变为低电平。由于信号OUTQSLZ_t为高电平且信号LTNCY2B_t为低电平，因此，在被选择的芯片中，RWDS信号变为低电平。
当信号CLK2F_t为高电平时，信号VINT被锁存且信号VIOUT变为高电平，接着，信号LTNCYSEL_c变为高电平。此时信号LTNCY2B_t为低电平，因此，在被选择的芯片中，RWDS信号保持低电平。
在第二至第四实施例中，在频率信号CK的前几个频率，这些内存芯片的RWDS信号都是处于高电平。对内存控制器而言，其控制操作无需改变，从系统的观点来看，易于实施。
图14示出本发明第五实施例的内存芯片的信号时序图。在本实施例中，第一内存芯片110_0及第二内存芯片110_1例如是xSPI pSRAM或HyperRAM pSRAM。第一内存芯片110_0被选择以进行读取操作，且其中发生自刷新碰撞；第二内存芯片110_1未被选择而处于待机状态，且其中未发生自刷新碰撞。第一内存芯片110_0的读取延迟被设定为容许完成自刷新的固定时间(例如两个单位的周期延迟)。
在本实施例中，当发生自刷新碰撞时，在控制信号CS#变为低电平时，第一内存芯片110_0及第二内存芯片110_1输出低电平的RWDS信号。在周期延迟结束之后，第一内存芯片110_0输出高电平的RWDS信号。在周期延迟开始之前，第二内存芯片110_1的RWDS脚位130变更为高阻抗状态。因此，至少在频率信号CK的第1个至第3个频率的时间区间，可避免总线冲突。
以第五实施例的内存芯片的操作方法为例，图15A示出第一内存芯片110_0中的信号产生电路400的主要信号的概要波形图；图15B示出第二内存芯片110_1中的信号产生电路400的主要信号的概要波形图。在本实施例中，通过将信号DISLTNCY2_c设定为低电平，即使信号LTNCY2_t变换为高电平，亦可保持信号LTNCY2A_c为高电平。因此，在控制信号CS#变为低电平时，第一内存芯片110_0及第二内存芯片110_1可输出低电平的RWDS信号。
请参考图9及图15A至图15B，在图15A及图15B中，当信号CE_c为低电平时，信号LTNCY2_t变为高电平。然而由于信号DISLTNCY_c为低电平，因此，信号LTNCY2A_c保持高电平，且信号LTNCY2B_t为低电平。
当信号CED_c为低电平时，信号LTNCYSEL_c变为低电平。由于信号LTNCY2A_c为高电平且信号LTNCYSEL_c为低电平，因此，信号LTNCY2B_t保持低电平。
当信号CED2_c为低电平时，由于信号DIEOUT_t为高电平且信号WROUT_c为高电平，因此，信号OUTQSLZ_t变为高电平，且RWDS信号变为低电平。由于信号LTNCY2B_t为低电平且信号OUTQSLZ_t为高电平，因此，RWDS信号为低电平。
当信号CLK2R_t为高电平时，在未被选择的芯片中，信号DIESEL_t被锁存且信号DIEOUT_t变为低电平。由于信号DIEOUT_t为低电平，因此，信号OUTQSLZ_t变为低电平，且在未被选择的芯片中，RWDS脚位130处于高阻抗状态。
当信号CLK2R_t为高电平且信号CLK_t为低电平时，信号WRITE_t被锁存，其电路操作方式类似于图10A及图10B的实施例。信号SPI_c被锁存。然而，无论信号SPIOUT_c的值为何，信号LTNCY2A_c保持高电平，信号LTNCY2B_c保持低电平。
当信号CLK2F_t为高电平时，信号VINT被锁存且信号VIOUT变为高电平，接着，信号LTNCYSEL_c变为高电平。由于信号LTNCY2A_c保持高电平，因此，信号LTNCY2B_c保持低电平。由于信号OUTQSLZ_t为高电平且信号LTNCY2B_t为低电平，因此，在被选择的芯片中，RWDS信号保持低电平。
图16示出本发明第六实施例的内存芯片的信号时序图。请参考图3及图16，在第六实施例中，第一内存芯片110_0及第二内存芯片110_1例如是xSPI pSRAM或HyperRAMpSRAM。于本实施例中，第一内存芯片110_0具有较快的操作速度。第一内存芯片110_0被选择以进行读取操作，且其中未发生自刷新碰撞；第二内存芯片110_1未被选择而处于待机状态，且其中发生自刷新碰撞。
在本实施例中，在控制信号CS#变为低电平时，第一内存芯片110_0及第二内存芯片110_1的RWDS脚位130均处于高阻抗状态。在周期延迟结束之后，第一内存芯片110_0输出低电平的RWDS信号。在周期延迟开始之前，第二内存芯片110_1的RWDS保持在高阻抗状态。因此，至少在频率信号CK的第1个至第3个频率的时间区间，可避免总线冲突。
以第六实施例的内存芯片的操作方法为例，图17A示出第一内存芯片110_0中的信号产生电路400的主要信号的概要波形图；图17B示出第二内存芯片110_1中的信号产生电路400的主要信号的概要波形图。在本实施例中，通过将信号DISLTNCY2_c设定为低电平，即使信号LTNCY2_t变换为高电平，信号LTNCY2A_c仍可保持于高电平。因此，在控制信号CS#为低电平时，第一内存芯片110_0及第二内存芯片110_1的RWDS脚位130的输出处于高阻抗状态。
请参考图9及图17A至图17B，在图17A及图17B中，当信号CE_c为低电平时，信号LTNCY2_t变为高电平。然而由于信号DISLTNCY_c为低电平，因此，信号LTNCY2A_c保持高电平，且信号LTNCY2B_t为低电平。
当信号CED_c为低电平时，信号LTNCYSEL_c变为低电平。由于信号LTNCY2A_c为高电平且信号LTNCYSEL_c为低电平，因此，信号LTNCY2B_t保持低电平。
当信号CED2_c为低电平时，信号WROUT_c变为高电平，其为低电平的信号WROUT_t的反相值。在被选择的芯片中，由于信号DIEOUT_t为高电平且信号WROUT_c为高电平，因此，信号OUTQSLZ_t变为高电平，且RWDS信号变为低电平。由于信号LTNCY2B_t为低电平且信号OUTQSLZ_t为高电平，因此，RWDS信号变为低电平。在未被选择的芯片中，由于信号DIEOUT_t为低电平，因此，信号OUTQSLZ_t保持低电平，且RWDS信号保持低电平。
当信号CLK2R_t为高电平时，在未被选择的芯片中，信号DIESEL_t被锁存且信号DIEOUT_t变为低电平。此时信号OUTQSLZ_t为低电平，且在未被选择的芯片及被选择的芯片中，RWDS脚位130处于高阻抗状态。
当信号CLK2R_t为高电平且信号CLK_t为低电平时，信号WRITE_t被锁存，其电路操作方式类似于图10A及图10B的实施例。信号SPI_c被锁存。然而，无论信号SPIOUT_c的值为何，信号LTNCY2A_c保持高电平，信号LTNCY2B_c保持低电平。
当信号CLK2F_t为高电平时，信号VINT被锁存且信号VIOUT变为高电平，接着，信号LTNCYSEL_c变为高电平。由于信号LTNCY2A_c保持高电平，因此，信号LTNCY2B_c保持低电平。由于信号OUTQSLZ_t为低电平且信号LTNCY2B_t为低电平，因此，在未被选择的芯片及被选择的芯片中，RWDS脚位130处于高阻抗状态。
在第五至第六实施例中，在频率信号CK的前几个频率这些内存芯片的RWDS信号都是处于相同的状态(同为低电平或同为高阻抗状态)，因此，可避免总线冲突。另外，相较于第二至第四实施例，由于在开始输出有效数据之前第一内存芯片110_0的RWDS信号是从低电平或高阻抗状态改变至低电平，而非从高电平改变至低电平，其RWDS信号易于保持在低电平。
图18示出本发明一实施例的pSRAM的操作方法的步骤流程图。请参考图18，在步骤S100中，信息存储组件(例如模式缓存器212或非易失性内存316)存储用以定义固定时间的信息。在步骤S110中，无论是否发生自刷新碰撞，将第一内存芯片110_0及第二内存芯片110_1的读取延迟设定为容许完成自刷新的固定时间。并且，在读取延迟中所有的RWDS信号的电平不变。其中，所述固定时间大于初始延迟。在步骤S120中，第一内存芯片110_0及第二内存芯片110_1使用同一个总线120来传递对应的RWDS信号给内存控制器120。本实施例的pSRAM的操作方法的详细步骤可以由图3至图17B实施例的揭示内容中获得足够的教导、建议与实施说明。
综上所述，在本发明的实施例中，内存芯片的操作方法可避免总线冲突，以降低电流消耗、改善芯片特性及提升芯片的可靠度。即使内存芯片是由不同的晶圆制程所制造而具有不同的操作速度，内存芯片的操作方法也可避免总线冲突。在本发明的实施例中，在频率信号的前几个频率，这些内存芯片所对应的RWDS信号的电平相同。对内存控制器而言，其控制操作无需改变，从系统的观点来看，易于实施。在本发明的一实施例中，由于在开始输出有效数据之前被选择的内存芯片的RWDS信号是从低电平或高阻抗状态改变至低电平，其RWDS信号易于保持在低电平。
本领域的技术人员将可以理解的是，在不脱离本发明的范围或精神的情况下，可以对本发明的结构进行各种修改和变化。鉴于前文，希望本发明涵盖对本发明的修改和变化，条件是所述修改和变化落在所附权利要求及其等效物的范围内。

Claims (19)

1.一种伪静态随机存取内存，耦接于内存控制器，所述伪静态随机存取内存包括：
多个内存芯片，使用同一个总线来传递多个读写数据获取信号给所述内存控制器，其中无论所述内存芯片是否发生自刷新碰撞，在所述内存芯片进行读取操作时，所述内存芯片的读取延迟均被设定为容许完成自刷新的固定时间，所述固定时间大于初始延迟；及
信息存储组件，被配置为存储用以定义所述固定时间的信息，
其中在所述读取延迟之前，所述内存控制器输出控制信号至所述多个内存芯片，当所述控制信号从第一电平变为第二电平时，所述多个内存芯片所输出的所述多个读写数据获取信号的状态相同，且在所述读取延迟中所述多个读写数据获取信号的每一个的状态不变。
2.根据权利要求1所述的伪静态随机存取内存，其中所述信息存储组件为模式缓存器。
3.根据权利要求1所述的伪静态随机存取内存，其中所述信息存储组件为非易失性内存。
4.根据权利要求1所述的伪静态随机存取内存，其中当所述控制信号从所述第一电平变为所述第二电平时，所述内存芯片输出所述第一电平的所述读写数据获取信号给所述内存控制器。
5.根据权利要求4所述的伪静态随机存取内存，其中所述内存芯片包括第一内存芯片以及第二内存芯片，所述第一内存芯片被选择以进行所述读取操作，所述第二内存芯片未被选择而处于待机状态，在所述读取延迟之前，所述第一内存芯片所输出的所述读写数据获取信号自所述第一电平变更为所述第二电平，且所述第二内存芯片所输出的所述读写数据获取信号自所述第一电平变更为高阻抗状态。
6.根据权利要求5所述的伪静态随机存取内存，其中所述第一内存芯片输出所述第二电平的所述读写数据获取信号的时序晚于判断出芯片地址的时序。
7.根据权利要求5所述的伪静态随机存取内存，其中所述第一内存芯片输出所述第二电平的所述读写数据获取信号的时序不早于所述第二内存芯片输出所述高阻抗状态的所述读写数据获取信号的时序。
8.根据权利要求1所述的伪静态随机存取内存，其中当所述控制信号从所述第一电平变为所述第二电平时，所述内存芯片所输出的所述读写数据获取信号的状态相同但不为所述第一电平。
9.根据权利要求8所述的伪静态随机存取内存，其中当所述控制信号从所述第一电平变为所述第二电平时，所述内存芯片输出所述第二电平的所述读写数据获取信号给所述内存控制器。
10.根据权利要求9所述的伪静态随机存取内存，其中所述内存芯片包括第一内存芯片以及第二内存芯片，所述第一内存芯片被选择以进行所述读取操作，所述第二内存芯片未被选择而处于待机状态，在所述读取延迟结束之后，所述第一内存芯片输出所述第一电平的所述读写数据获取信号，在所述读取延迟之前，所述第二内存芯片的所述读写数据获取信号自所述第二电平变更为高阻抗状态。
11.根据权利要求8所述的伪静态随机存取内存，其中当所述控制信号从所述第一电平变为所述第二电平时，各所述内存芯片的读写数据获取脚位处于高阻抗状态。
12.根据权利要求11所述的伪静态随机存取内存，其中所述内存芯片包括第一内存芯片以及第二内存芯片，所述第一内存芯片被选择以进行读取操作，所述第二内存芯片未被选择而处于待机状态，在所述读取延迟结束之后，所述第一内存芯片所输出的所述读写数据获取信号自所述高阻抗状态变更为所述第二电平，在所述读取延迟之前，所述第二内存芯片的所述读写数据获取脚位保持在所述高阻抗状态。
13.根据权利要求1所述的伪静态随机存取内存，其中各所述内存芯片包括信号产生电路，所述信号产生电路用以产生所述读写数据获取信号，或者使各所述内存芯片的读写数据获取脚位处于高阻抗状态。
14.一种伪静态随机存取内存的操作方法，其中伪静态随机存取内存包括多个内存芯片及信息存储组件，所述伪静态随机存取内存的操作方法包括：
存储用以定义固定时间的信息，
无论所述内存芯片是否发生自刷新碰撞，在所述内存芯片进行读取操作时，将所述内存芯片的读取延迟设定为容许完成自刷新的所述固定时间，其中所述固定时间大于初始延迟；及
使用同一个总线来传递多个读写数据获取信号给内存控制器；
其中在所述读取延迟之前，所述内存控制器输出控制信号至所述多个内存芯片，当所述控制信号从第一电平变为第二电平时，所述多个内存芯片所输出的所述多个读写数据获取信号的状态相同，且在所述读取延迟中所述多个读写数据获取信号的每一个的状态不变。
15.根据权利要求14所述的伪静态随机存取内存的操作方法，其中所述信息存储组件为模式缓存器，在存储用以定义所述固定时间的信息的步骤中是将用以定义所述固定时间的信息存储至所述模式缓存器。
16.根据权利要求14所述的伪静态随机存取内存的操作方法，其中所述信息存储组件为非易失性内存，在存储用以定义所述固定时间的信息的步骤中是将用以定义所述固定时间的信息存储至所述非易失性内存。
17.根据权利要求14所述的伪静态随机存取内存的操作方法，其中所述伪静态随机存取内存的操作方法还包括：
当所述控制信号从所述第一电平变为所述第二电平时，输出所述第一电平的所述读写数据获取信号给所述内存控制器。
18.根据权利要求14所述的伪静态随机存取内存的操作方法，其中所述内存控制器输出控制信号至所述内存芯片，所述伪静态随机存取内存的操作方法还包括：
当所述控制信号从所述第一电平变为所述第二电平时，输出所述第二电平的所述读写数据获取信号给所述内存控制器。
19.根据权利要求14所述的伪静态随机存取内存的操作方法，其中所述内存控制器输出控制信号至所述内存芯片，所述伪静态随机存取内存的操作方法还包括：
当所述控制信号从所述第一电平变为所述第二电平时，使各所述内存芯片的读写数据获取脚位处于高阻抗状态。
CN202010093299.5A 2019-02-25 2020-02-14 伪静态随机存取内存及其操作方法 Active CN111613259B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-032118 2019-02-25
JP2019032118A JP6894459B2 (ja) 2019-02-25 2019-02-25 疑似スタティックランダムアクセスメモリとその動作方法

Publications (2)

Publication Number Publication Date
CN111613259A CN111613259A (zh) 2020-09-01
CN111613259B true CN111613259B (zh) 2022-07-19

Family

ID=72141797

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010093299.5A Active CN111613259B (zh) 2019-02-25 2020-02-14 伪静态随机存取内存及其操作方法

Country Status (5)

Country Link
US (1) US11127440B2 (zh)
JP (1) JP6894459B2 (zh)
KR (1) KR102183338B1 (zh)
CN (1) CN111613259B (zh)
TW (1) TWI703563B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164617B1 (en) * 2020-07-01 2021-11-02 Winbond Electronics Corp. Memory system and operating method thereof
US11967363B2 (en) * 2020-11-25 2024-04-23 Ap Memory Technology Corporation Display controller having a surge protection unit and display system thereof
CN115116512A (zh) * 2021-03-19 2022-09-27 长鑫存储技术有限公司 数据处理电路及设备
KR20230087293A (ko) 2021-12-09 2023-06-16 윈본드 일렉트로닉스 코포레이션 의사 정적 랜덤 액세스 메모리
TWI796924B (zh) * 2022-01-05 2023-03-21 華邦電子股份有限公司 記憶體裝置
KR102656401B1 (ko) 2022-06-23 2024-04-09 윈본드 일렉트로닉스 코포레이션 반도체 기억장치 및 이의 제어 방법
KR20240037100A (ko) 2022-09-14 2024-03-21 윈본드 일렉트로닉스 코포레이션 의사 스태틱 랜덤 액세스 메모리

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1236136A (zh) * 1998-03-23 1999-11-24 国际商业机器公司 高速远程存储簇接口控制器
CN101479804A (zh) * 2006-04-24 2009-07-08 桑迪士克股份有限公司 高性能快闪存储器数据传送
CN101788963A (zh) * 2010-03-18 2010-07-28 烽火通信科技股份有限公司 Dram存储控制方法及装置
CN102467968A (zh) * 2010-11-15 2012-05-23 三星电子株式会社 非易失性存储器设备及其读取方法和存储器系统
CN105304117A (zh) * 2014-06-03 2016-02-03 华邦电子股份有限公司 存储器自我刷新装置及方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
JP4106811B2 (ja) * 1999-06-10 2008-06-25 富士通株式会社 半導体記憶装置及び電子装置
US7043599B1 (en) 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
US6762973B2 (en) * 2002-12-17 2004-07-13 Giga Semiconductor, Inc. Data coherent logic for an SRAM device
US6996016B2 (en) * 2003-09-30 2006-02-07 Infineon Technologies Ag Echo clock on memory system having wait information
US7042777B2 (en) * 2004-01-28 2006-05-09 Infineon Technologies Ag Memory device with non-variable write latency
JP2005222581A (ja) * 2004-02-03 2005-08-18 Renesas Technology Corp 半導体記憶装置
US6967886B2 (en) * 2004-02-13 2005-11-22 Elite Semiconductor Memory Technology, Inc. Pseudo static random access memory and data refresh method thereof
JP4275033B2 (ja) * 2004-08-23 2009-06-10 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置とテスト回路及び方法
KR100574989B1 (ko) * 2004-11-04 2006-05-02 삼성전자주식회사 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법
JP4620504B2 (ja) * 2005-03-10 2011-01-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム装置
KR100670665B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 장치의 레이턴시 제어 회로
JP5157207B2 (ja) 2007-03-16 2013-03-06 富士通セミコンダクター株式会社 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法
JP5228468B2 (ja) * 2007-12-17 2013-07-03 富士通セミコンダクター株式会社 システム装置およびシステム装置の動作方法
JP5303985B2 (ja) * 2008-03-27 2013-10-02 富士通セミコンダクター株式会社 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム
US9223726B2 (en) * 2010-09-10 2015-12-29 Cypress Semiconductor Corporation Apparatus and method for programmable read preamble with training pattern
US8593902B2 (en) * 2011-09-06 2013-11-26 Mediatek Inc. Controller and access method for DDR PSRAM and operating method thereof
US20160350002A1 (en) 2015-05-29 2016-12-01 Intel Corporation Memory device specific self refresh entry and exit
US10153014B1 (en) * 2017-08-17 2018-12-11 Micron Technology, Inc. DQS-offset and read-RTT-disable edge control

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1236136A (zh) * 1998-03-23 1999-11-24 国际商业机器公司 高速远程存储簇接口控制器
CN101479804A (zh) * 2006-04-24 2009-07-08 桑迪士克股份有限公司 高性能快闪存储器数据传送
CN101788963A (zh) * 2010-03-18 2010-07-28 烽火通信科技股份有限公司 Dram存储控制方法及装置
CN102467968A (zh) * 2010-11-15 2012-05-23 三星电子株式会社 非易失性存储器设备及其读取方法和存储器系统
CN105304117A (zh) * 2014-06-03 2016-02-03 华邦电子股份有限公司 存储器自我刷新装置及方法

Also Published As

Publication number Publication date
CN111613259A (zh) 2020-09-01
TWI703563B (zh) 2020-09-01
TW202032554A (zh) 2020-09-01
KR20200104197A (ko) 2020-09-03
KR102183338B1 (ko) 2020-11-27
JP2020135914A (ja) 2020-08-31
US11127440B2 (en) 2021-09-21
US20200273504A1 (en) 2020-08-27
JP6894459B2 (ja) 2021-06-30

Similar Documents

Publication Publication Date Title
CN111613259B (zh) 伪静态随机存取内存及其操作方法
KR0137756B1 (ko) 동기형 다이나믹 ram
US8189424B2 (en) Semiconductor memory device having plurality of types of memories integrated on one chip
US5357469A (en) Method for data transfer for a semiconductor memory using combined control signals to provide high speed transfer, and semiconductor memory for carrying out the method
US7813211B2 (en) Semiconductor memory device
JP3792602B2 (ja) 半導体記憶装置
JP5038657B2 (ja) 半導体集積回路装置
US20210201978A1 (en) Apparatuses and methods for wide clock frequency range command paths
US10186314B2 (en) Data output circuit and semiconductor memory device including the same
US8230140B2 (en) Latency control circuit and method using queuing design method
US7835204B2 (en) Semiconductor memory device for generating column address
US20070070677A1 (en) Internal signal generator for use in semiconductor memory device
US7254090B2 (en) Semiconductor memory device
US20110119563A1 (en) Semiconductor memory
JP3959270B2 (ja) 半導体集積回路装置及びその読み出し開始トリガ信号発生方法
JPH07169276A (ja) 同期型メモリ
US6885589B2 (en) Synchronous up/down address generator for burst mode read
US6442103B1 (en) Synchronous SRAM device with late write function
CN111800126B (zh) 在时钟重新启动之前复位时钟分频器电路
US20050117422A1 (en) Semiconductor integrated circuit including semiconductor memory
JP3179040B2 (ja) 半導体メモリ
CN118072784A (zh) 适应性产生列选择线信号的方法及电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant