KR100874177B1 - 반도체 기억 장치 및 그 제어 방법 - Google Patents

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Abstract

본 발명은 복수의 동작 모드를 갖고, 동작 모드마다의 내부 신호의 전환 제어를 필요 최소한의 제어로 행함으로써, 소비 전류의 저감을 도모할 수 있는 반도체 기억 장치 및 그 제어 방법을 제공하는 것을 과제로 한다.
리프레시 모드시의 리프레시 어드레스 카운터(14)로부터의 리프레시 어드레스(ADD(Ref))와, 데이터 입출력 모드시의 외부 어드레스(ADD(R/W)) 중 한 쪽을 내부 어드레스(ADD(Int))에 전파하는 어드레스 스위치 회로(13)와, 리프레시 동작 요구 신호(REQ(Ref)) 및 데이터 입출력 요구 신호(REQ(R/W))를 판정하여 모드 판정 신호(M)를 출력하는 모드 판정 회로(11)와, 모드 판정 신호(M)에 따라서 스위치 전환 신호(SW)를 출력하는 스위치 유지 회로(12)를 구비하여, 모드 변화시에만 어드레스 스위치 회로(13)의 접속을 전환한다.

Description

반도체 기억 장치 및 그 제어 방법{SEMICONDUCTOR MEMORY DEVICE, CONTROL METHOD THEREOF, AND CONTROL METHOD OF SEMICONDUCTOR DEVICE}
도 1은 제1 실시예의 제어 방법을 실현하기 위한 시스템 구성도를 도시하는 블록도이다.
도 2는 제1 실시예의 시스템 구성도의 동작을 도시하는 동작 파형도이다.
도 3은 제1 실시예의 제어 방법을 도시하는 흐름도이다.
도 4는 제2 실시예의 반도체 기억 장치를 도시하는 블록도이다.
도 5는 제2 실시예의 반도체 기억 장치에 있어서의 모드 판정 회로를 도시하는 회로도이다.
도 6은 제2 실시예의 반도체 기억 장치에 있어서의 스위치 유지 회로를 도시하는 회로도이다.
도 7은 제2 실시예의 반도체 기억 장치에 있어서의 어드레스 스위치 회로를 도시하는 회로도이다.
도 8은 제2 실시예의 반도체 기억 장치의 동작을 도시하는 동작 파형도이다.
도 9는 제3 실시예의 제어 방법을 실현하기 위한 시스템 구성도를 도시하는 블록도이다.
도 10은 제3 실시예의 제어 방법을 도시하는 흐름도이다.
도 11은 DRAM의 메모리 어레이 구조를 도시하는 레이아웃 블록도이다.
도 12는 제4 실시예의 반도체 기억 장치를 도시하는 블록도이다.
도 13은 제4 실시예의 반도체 기억 장치에 있어서의 블록 디코드 회로를 도시하는 회로도이다.
도 14는 제4 실시예의 반도체 기억 장치에 있어서의 동작을 도시하는 동작 파형도이다.
도 15는 종래 기술에 있어서의 동작을 도시하는 동작 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
3 : 모드 판정부
4 : 모드 이력 유지부
5 : 비교부
6 : 스위치부
11 : 모드 판정 회로
12 : 스위치 유지 회로
13 : 어드레스 스위치 회로
14 : 리프레시 어드레스 카운터
15 : 디코드 회로
16 : 메모리 셀 어레이
23 : 블록 디코드 회로
AD : 디코드 신호
ADD(Int) : 내부 어드레스
ADD(Ref) : 리프레시 어드레스
ADD(R/W) : 외부 어드레스
M : 모드 판정 신호
MM : 이전 동작 사이클의 모드 판정 신호
REQ(Ref) : 리프레시 동작 요구 신호
REQ(R/W) : 데이터 입출력 요구 신호
SW : 스위치 전환 신호
본 발명은 복수의 동작 모드를 갖고 있어, 동작 모드마다 요구되는 내부 신호의 전환 제어를 필요 최소한의 제어에 의해 행함으로써 소비 전류의 저감을 도모할 수 있는 반도체 기억 장치 및 그 제어 방법에 관한 것이다.
종래부터, 동기형·비동기형을 막론하고 다이내믹 랜덤 액세스 메모리(이하, DRAM이라 약기함) 등의 셀 커패시터에 전하를 축적함으로써 데이터를 기억하는 반도체 메모리는 통상의 데이터 입출력 동작 모드 외에 리프레시 동작 모드를 갖추고 있다. 이들의 동작은 외부로부터의 커맨드 등에 기초하여 스탠바이 상태로부터 데이터의 입출력 동작이나 리프레시 동작 등의 메모리 셀로의 액세스 동작을 행하고 재차 스탠바이 상태로 되돌아가는, 소위 동작 사이클을 1단위로 하고 있으며, 각 동작 사이클에서 어떠한 액세스 동작이 행하여지는지는 동작 사이클마다 동작 모드를 설정함으로써 이루어지고 있었다.
리프레시 모드에서는 DRAM 내의 모든 메모리 셀을 소정 시간 내에 순차 반복해서 리프레시해 나갈 필요가 있다. 그래서, 통상의 데이터 입출력 모드가 동작하지 않는 기간에 리프레시 동작이 연속해서 이루어지는 것이 일반적이다. 동기형 DRAM에서는 소위 셀프 리프레시 모드에 의해 셀프 리프레시 커맨드의 진입(entry)에서부터 탈출(exit)까지의 각 사이클에서, 비동기형 DRAM에서는 CAS 비포어 RAS의 세트 기간 동안에, 내부 어드레스가 전환되면서 각 메모리 셀에 대하여 순차 리프레시 동작이 이루어진다. 이 기간 중에는 동작 모드는 리프레시 모드에 고정되어 있기 때문에, 동작 사이클마다의 동작 모드가 확인되지 않고, 동작 사이클간에 내부 어드레스로부터 출력되는 어드레스 내용을 리셋하는 등의 중간적인 상태를 거치지 않고서 리프레시 대상이 되는 메모리 셀의 어드레스를 직접 변경해 나가게 된다.
최근, 휴대 기기의 보급에 따라 그 기기에 요구되는 기능이 증대되어 온 결과, 종래부터 탑재된 스태틱 랜덤 액세스 메모리(이하, SRAM이라 약기함) 대신에, 더욱 대용량의 메모리가 요구되고 있다. 그래서, SRAM 메모리 셀에 비하여 고집적의 DRAM 메모리 셀을 사용하면서, DRAM 메모리 셀에 특유한 리프레시 동작에 관한 제어를 내장함으로써 리프레시 컨트롤러 등의 외부 제어 회로를 필요로 하지 않고 SRAM과 동등한 외부 사양을 갖는, 소위 의사 SRAM이라 불리는 리프레시 기능 내장의 DRAM이 사용되고 있다.
의사 SRAM은 필요에 따라서 수시로 자동적으로 리프레시 모드로 이행하여 리프레시 동작을 행할 수 있다. 그 때문에, 내부 제어의 리프레시 모드와, 외부 제어의 통상의 데이터 입출력 모드가 함께 임의의 타이밍에서 동작 요구가 이루어지게 되어 양 동작 모드간에 동기를 취할 수는 없다. 따라서, 의사 SRAM에서는 동작 사이클마다 동작 모드를 확인하지 않고 내부 어드레스를 직접 변경해 나가는 연속적인 리프레시 동작을 채용할 수 없어, 통상의 DRAM과는 달리, 동작 사이클마다 동작 모드를 판정할 필요가 있다. 그 때문에, 동작 사이클마다 내부 어드레스의 상태를 소정 상태로 전환할 필요가 있다.
구체적으로는 예컨대, 외부 제어의 통상의 데이터 입출력 모드를 기본 동작 모드로서 설정하는 경우, 리프레시 모드의 동작 사이클의 종료마다, 내부 어드레스의 설정은 통상의 데이터 입출력 모드에서 요구되는 외부 어드레스로 전환된다. 또, 동작 사이클간에 중간적인 리셋 상태를 설정하는 구성으로 하면, 리프레시 모드의 동작 사이클의 종료마다, 내부 어드레스는 리셋 상태로 전환되게 된다.
도 15에는 통상의 데이터 입출력 모드를 기본 동작 모드로서 설정한 의사 SRAM에 관해서, 동작 사이클마다의 어드레스 전환 모습을 도시하는 동작 파형도이다. 리프레시 동작 요구 신호(REQ(Ref))가 선택되어 있는 기간은 리프레시 모드의 동작 기간(Ref)이며, 내부 어드레스 카운터 등에서 생성되는 리프레시 어드레스(ADD(Ref))가 내부 어드레스(ADD(Int))에 전파된다. 또, 데이터 입출력 요구 신호(REQ(R/W))가 선택되어 있는 기간은 데이터의 판독·기록을 행하는 데이터 입출력 모드의 동작 기간(R/W)이며, 외부로부터 입력되는 외부 어드레스(ADD(R/W)) 가 내부 어드레스(ADD(Int))에 전파된다.
또, 통상의 데이터 입출력 모드나 리프레시 모드의 동작 기간(Ref, R/W)에는 메모리 셀 활성화의 단위인 메모리 셀 블록을 선택할 필요가 있다. 메모리 셀은 매트릭스형으로 배치되어 있기 때문에 메모리 셀 블록을 선택하는 신호는 행 방향·열 방향 각각의 방향을 선택하는 신호가 필요하다. 그 중 하나의 신호가 블록 선택 신호(CBx)(x=0∼n)이다. 이 신호(CBx)(x=0∼n)에 의해 선택되는 메모리 셀 블록수는 데이터 유지 특성으로부터 리프레시 주기가 규정되는 리프레시 모드시에 비하여, 외부와의 데이터 입출력이 있고 필요 최소한의 소비 전류로 동작시키고 싶은 통상의 데이터 입출력 모드시에 보다 적은 선택수가 된다. 도 15에서는 통상의 데이터 입출력 모드시에는 하나의 블록 선택 신호(CBa 혹은 CBb)가 활성화되는 반면에, 리프레시 모드시에는 전체 블록 선택 신호(CBx)(x=0∼n)가 활성화된다.
도 15에서는 통상의 데이터 입출력 모드를 기본 동작 모드로 하고 있기 때문에, 리프레시 모드의 동작 기간(Ref)의 종료시에 내부 어드레스(ADD(Int)) 및 셀 블록 선택 신호(CBx)(x=0∼n)의 설정은 통상의 데이터 입출력 모드시의 외부 어드레스(ADD(R/W)) 및 셀 블록 선택 신호(CBa 혹은 CBb)가 된다.
그러나, 종래 기술의 의사 SRAM에서는 리프레시 모드후의 다음 동작 사이클이 통상의 데이터 입출력 모드라도, 이 사이의 스탠바이 기간(SBY)에 있어서의 내부 어드레스(ADD(Int))에는 도 15 중 영역(A)에 도시한 바와 같이, 불필요한 외부 어드레스(ADD(R/W))의 어드레스치(B1 혹은 B2)가 설정될 우려가 있다. 이 때의 리 프레시 어드레스(ADD(Ref))의 어드레스치(A1 혹은 A4)에서 불필요한 어드레스치(B1 혹은 B2)로의 전환 동작과 불필요한 어드레스치(B1 혹은 B2)에서 통상의 데이터 입출력 모드시의 어드레스치(B2 혹은 B3)로의 전환 동작은 불필요한 동작이며, 이로 인해 불필요한 전류 소비를 초래하는 문제가 있다.
이러한 내부 어드레스(ADD(Int))에의 접속의 전환은 리프레시 모드가 복수의 동작 사이클에 걸쳐 계속되는 도 15의 영역(B)와 같은 동작 상태에 있어서도 발생한다. 이 경우, 의사 SRAM 내의 동작은 리프레시 모드에 의한 동작이 연속하는 것이므로, 내부 어드레스(ADD(Int))로서 요구되는 어드레스치는 리프레시 어드레스(ADD(Ref))로부터의 어드레스치(A2 내지 A4)임에도 불구하고, 리프레시 모드의 스탠바이 기간(SBY)에서, 외부 어드레스(ADD(R/W))로부터의 어드레스치(B2)로 전환되게 되어, 이에 따른 불필요 동작에 의한 소비 전류가 흐르는 문제가 있다.
본 발명은 상기 종래 기술의 문제점을 해소하기 위해서 이루어진 것으로, 복수의 동작 모드를 갖고 있고, 동작 모드마다 요구되는 내부 신호의 전환 제어를 필요 최소한의 제어로 행함으로써 소비 전류의 저감을 도모할 수 있는 반도체 기억 장치 및 그 제어 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 청구항 1에 따른 반도체 기억 장치는, 메모리 셀에의 액세스 동작을 행할 때의 내부 상태가 각각 다른 2개 이상의 동작 모드를 갖는 반도체 기억 장치에 있어서, 액세스 동작을 행하는 동작 기간과 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동 작 사이클마다 동작 모드의 판정을 행하는 모드 판정부와, 내부 상태를 전환하는 전환부와, 모드 판정부에서 판정되는 판정 결과에 따라서 전환부에 전환 제어 신호를 출력하는 전환 제어부를 구비하며, 전환 제어 신호는 동작 사이클 시작전의 스탠바이 기간에서는 출력되지 않고 동작 사이클 시작 이후의 동작 기간에서 출력되는 것을 특징으로 한다.
청구항 1의 반도체 기억 장치에서는 모드 판정부에 의해 동작 사이클에서의 동작 모드의 판정을 행하고, 전환 제어부에 의해 모드 판정부의 판정 결과에 따라서 내부 상태를 전환하는 전환부에 전환 제어 신호를 출력한다. 이 때, 전환 제어 신호는 동작 사이클 시작전의 스탠바이 기간에서는 출력되지 않고 동작 사이클 시작 이후의 동작 기간에서 출력된다.
이에 따라, 동작 모드의 판정 결과에 따라서 동작 사이클 시작전의 스탠바이 기간이 아니라 동작 사이클 시작 이후의 동작 기간에서 전환 제어 신호가 출력되기 때문에, 동작 사이클전에 전환 제어 신호가 출력되어 버려 그 후의 동작 사이클을 시작할 때나 혹은 그 이후의 타이밍에서 또 전환 제어 신호가 전환되는 일은 없으며, 판정 결과에 따라서 적절한 전환 제어 신호가 적절한 타이밍에 출력된다. 불필요한 전환 제어 신호의 출력이나 신호의 전환 등은 없으며, 필요 최소한의 전환 제어 신호의 출력에 의해 전환부를 제어할 수 있어, 신호 전환에 따른 전류 소비를 필요 최소한으로 억제할 수 있다.
또, 청구항 2에 따른 반도체 기억 장치는, 청구항 1에 기재한 반도체 기억 장치에 있어서, 전환 제어부는 모드 판정부에서의 판정 결과에 따라서 출력되는 전 환 제어 신호를 유지하는 기억부를 구비하며, 기억부는 모드 판정부에서의 판정 결과가 이전 동작 사이클에 있어서의 판정 결과와 다른 경우에만 전환 제어 신호를 갱신하는 것이 바람직하다. 이에 따라, 이전의 동작 사이클에서의 판정 결과에 따른 전환 제어 신호가 유지되고 있고, 다음 동작 사이클 이후에 다른 판정 결과가 출력될 때까지, 전환 제어 신호가 갱신되는 일은 없다. 불필요한 전환 제어 신호의 출력 등을 억제할 수 있어, 이에 따른 전류 소비를 필요 최소한으로 억제할 수 있다.
또, 청구항 3에 따른 반도체 기억 장치는, 청구항 1에 기재한 반도체 기억 장치에 있어서, 전환부는 내부 상태 중 어느 하나의 내부 상태로 항상 설정되어 있는 것이 바람직하다. 이에 따라, 전환 제어 신호가 출력되지 않는 경우에도 항상 어느 하나의 내부 상태가 설정되어 있기 때문에, 내부 상태가 설정되어 있지 않는 일은 없다.
또, 청구항 4에 따른 반도체 기억 장치는 청구항 1 내지 3의 적어도 어느 한 항에 기재한 반도체 기억 장치에 있어서, 동작 모드란 메모리 셀에의 액세스 모드이며, 내부 상태란 액세스 모드마다 다른 어드레스 공급 경로인 것이 바람직하다. 이에 따라, 액세스 모드에 의해 어드레스의 공급 경로가 다른 경우에도 불필요한 전환 제어 신호의 출력 등이 발생하는 일은 없으며, 필요 최소한의 전류 소비로 전환 제어 신호의 출력 등을 하여, 액세스 모드에 따른 어드레스 공급 경로를 설정할 수 있다.
또, 청구항 5에 따른 반도체 기억 장치는, 청구항 4에 기재한 반도체 기억 장치에 있어서, 액세스 모드는 데이터 입출력 모드와 리프레시 모드를 포함하며, 어드레스 공급 경로는 외부로부터의 공급 경로와 내부 어드레스 카운터로부터의 공급 경로를 포함하는 것이 바람직하다. 이에 따라, 데이터 입출력 모드와 리프레시 모드 사이에서 외부 및 내부 어드레스 카운터로부터의 어드레스 공급 경로의 전환을 필요 최소한으로 하여, 전류 소비를 저감할 수 있다.
또, 청구항 6에 따른 반도체 기억 장치는, 청구항 1 내지 3의 적어도 어느 한 항에 기재한 반도체 기억 장치에 있어서, 동작 모드란 메모리 셀에의 액세스 모드이며, 내부 상태란 액세스 모드마다 다른 디코드되어야 할 어드레스의 비트수인 것이 바람직하다. 이에 따라, 액세스 모드에 의해 디코드되는 어드레스의 비트수가 다른 경우에도 불필요한 전환 제어 신호의 출력 등이 발생하는 일은 없으며, 필요 최소한의 전류 소비로 전환 제어 신호의 출력 등을 하여, 액세스 모드에 따른 어드레스의 디코드 비트수를 설정할 수 있다.
또, 청구항 7에 따른 반도체 기억 장치는, 청구항 6에 기재한 반도체 기억 장치에 있어서, 비트수는 어드레스에 있어서의 상위 비트에서부터 소정의 하위 비트 위치까지의 비트수인 것을 특징으로 한다. 이에 따라, 소정의 하위 비트 위치를 적절히 설정함으로써, 디코드되는 어드레스에 의해 설정되는 어드레스 영역의 광협(廣狹)을 적절히 설정할 수 있다.
또, 청구항 8에 따른 반도체 기억 장치는 청구항 6에 기재한 반도체 기억 장치에 있어서, 액세스 모드는 데이터 입출력 모드와 리프레시 모드를 포함하며, 소정의 하위 비트 위치는 데이터 입출력 모드에서의 비트 위치가 리프레시 모드에 있어서의 비트 위치에 비하여 보다 하위의 비트 위치인 것을 특징으로 한다. 이에 따라, 리프레시 모드에 있어서 설정되는 어드레스 영역을 보다 넓게, 데이터 입출력 모드에서 설정되는 어드레스 영역을 보다 좁게 할 수 있다.
또, 상기 반도체 기억 장치는 메모리 셀에의 액세스 동작으로서 데이터 입출력 모드와 리프레시 모드를 갖는 반도체 기억 장치에 있어서, 액세스 동작을 행하는 동작 기간과, 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다 데이터 입출력 모드 혹은 리프레시 모드 중 어느 동작 모드인지를 판정하는 모드 판정 회로와, 모드 판정 회로에 의해 판정되는 동작 모드가 이전 동작 사이클에서의 동작 모드와 다른 경우에만 동작 사이클 시작 이후의 동작 기간에서 전환 제어 신호를 출력하는 전환 제어 회로와, 데이터 입출력 모드에서 사용되는 외부 어드레스와 리프레시 모드에서 사용되는 리프레시 어드레스 카운터로부터의 리프레시 어드레스 중 어느 한 쪽이 디코더 회로에 항상 접속되어 전환 제어 신호의 출력마다 디코더 회로에의 접속이 전환되는 어드레스 스위치 회로를 구비하는 것이 바람직하다.
이에 따라, 동작 사이클 시작 이후의 동작 기간에서 데이터 입출력 모드 혹은 리프레시 모드 중 어느 동작 모드인지의 판정 결과에 따라서 전환 제어 신호를 출력하기 때문에, 동작 사이클전에 어드레스 스위치 회로의 접속이 전환되어 버려 그 후의 동작 사이클을 시작할 때나 혹은 그 이후의 타이밍에서 또 접속이 원래로 돌아가는 일은 없으며, 판정 결과에 따라서 디코더 회로에 적절한 어드레스가 전파된다.
또, 이전의 동작 사이클에서의 판정 결과에 따라서, 어드레스 스위치 회로는 외부 어드레스 혹은 리프레시 어드레스의 어느 한 쪽이 디코더 회로에 항상 접속되어 있어, 디코더 회로에의 입력이 설정되어 있지 않는 일은 없다. 또, 전환 제어 신호는 동작 사이클 동안의 동작 모드가 변화되어 어드레스 스위치 회로에서의 접속을 변경시킬 때까지는 출력되는 일은 없다.
이상에 의해, 불필요한 전환 제어 신호의 출력 등은 없으며, 필요 최소한의 전환 제어 신호의 출력 등에 의해 전환부를 제어할 수 있다. 따라서, 전환 제어 신호의 불필요한 구동 전류를 저감할 수 있다. 또, 외부 어드레스와 리프레시 어드레스와의 전환이 어드레스 스위치 회로에서 이루어지기 때문에, 어드레스의 불필요한 전환이 어드레스 공급 경로의 입구에서 방지된다. 그 때문에, 후단의 디코더 회로에서부터 메모리 셀에의 액세스에 이르는 각 회로에서의 불필요한 회로 동작을 방지할 수 있다. 따라서, 동작 사이클마다의 불필요한 전환 제어 신호의 출력 및 그것에 따른 어드레스의 불필요한 전환이 없어져, 전류 소비를 필요 최소한으로 억제할 수 있다.
또, 상기 반도체 기억 장치는 메모리 셀에의 액세스 동작으로서 데이터 입출력 모드와 리프레시 모드를 갖는 반도체 기억 장치에 있어서, 액세스 동작을 행하는 동작 기간과 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다 데이터 입출력 모드 혹은 리프레시 모드 중 어느 동작 모드인지를 판정하는 모드 판정 회로와, 모드 판정 회로에 의해 판정되는 동작 모드가 이전 동작 사이클에서의 동작 모드와 다른 경우에만 동작 사 이클 시작 이후의 동작 기간에서 전환 제어 신호를 출력하는 전환 제어 회로와, 액세스되는 메모리 셀 어레이 블록이 지정될 때 데이터 입출력 모드에서 디코드되는 어드레스의 제1 비트수와 제1 비트수에 비하여 적은 비트수로 리프레시 모드에서 디코드되는 어드레스의 제2 비트수 중 어느 한 쪽의 비트수가 항상 접속되어 전환 제어 신호의 출력마다 제1 및 제2 비트수의 접속이 전환되는 블록 디코더 회로를 구비하는 것이 바람직하다.
이에 따라, 동작 사이클 시작 이후의 동작 기간에서 데이터 입출력 모드 혹은 리프레시 모드 중 어느 동작 모드인지에 대한 판정 결과에 따라서 전환 제어 신호를 출력하기 때문에, 동작 사이클전에 블록 디코드 회로에 접속되는 어드레스의 비트수가 전환되고 액세스되는 메모리 셀 어레이 블록이 전환되어 그 후의 동작 사이클을 시작할 때나 혹은 그 이후 타이밍에서 또 원래로 돌아가는 일은 없으며, 판정 결과에 따라서 적절한 메모리 셀 어레이 블록이 선택된다.
또, 이전의 동작 사이클에서의 판정 결과에 따라서, 블록 디코드 회로에 접속되는 어드레스의 비트수는 제1 혹은 제2 비트수의 어느 하나로 설정되어 있으며, 액세스되어야 할 메모리 셀 어레이 블록이 설정되어 있지 않는 일은 없다. 또, 전환 제어 신호는 동작 사이클 사이에서의 동작 모드가 변화되어 블록 디코드 회로에의 어드레스의 비트수가 변경될 때까지는 출력되는 일은 없다.
이상에 의해, 불필요한 전환 제어 신호의 출력 등은 없으며, 필요 최소한의 전환 제어 신호의 출력 등에 의해 전환부를 제어할 수 있다. 또, 블록 디코드 회로에 접속되는 어드레스의 비트수가 전환되어, 액세스해야 할 메모리 셀 어레이 블록 의 설정이 이루어지기 때문에, 메모리 셀 어레이 블록의 불필요한 전환은 없다. 그 때문에, 메모리 셀에 이르는 각 회로에서의 불필요한 회로 동작을 방지할 수 있다. 또, 블록 디코드 회로의 출력 신호의 불필요한 구동을 저감할 수 있다. 따라서, 동작 사이클마다의 불필요한 전환 제어 신호의 출력 및 그것에 따른 메모리 셀 어레이 블록의 불필요한 전환이 없어져, 전류 소비를 필요 최소한으로 억제할 수 있다.
또, 청구항 9에 따른 반도체 기억 장치의 제어 방법은, 메모리 셀에의 액세스 동작을 행할 때의 메모리 셀의 어드레스 공급 경로가 각각 다른 2개 이상의 동작 모드를 갖는 반도체 기억 장치의 제어 방법에 있어서, 액세스 동작을 행하는 동작 기간과, 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다 동작 모드의 판정을 행하는 모드 판정 공정과, 모드 판정 공정에 의한 판정 결과에 따른 어드레스 공급 경로의 전환 제어 신호의 갱신을 동작 사이클 시작전의 스탠바이 기간에서는 행하지 않고 동작 사이클 시작 이후의 동작 기간에서 행하는 전환 제어 공정을 포함하는 것을 특징으로 한다.
또, 청구항 10에 따른 반도체 기억 장치의 제어 방법은, 메모리 셀에의 액세스 동작을 행할 때의 메모리 셀 어레이의 활성화 영역이 각각 다른 2개 이상의 동작 모드를 갖는 반도체 기억 장치의 제어 방법에 있어서, 액세스 동작을 행하는 동작 기간과 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다 동작 모드의 판정을 행하는 모드 판정 공정과, 모드 판정 공정에 의한 판정 결과에 따른 활성화 영역의 선택 어드레스 비트수 의 전환 제어 신호의 갱신을 동작 사이클 시작전의 스탠바이 기간에서는 행하지 않고 동작 사이클 시작 이후의 동작 기간에서 행하는 전환 제어 공정을 포함하는 것을 특징으로 한다.
청구항 9에 기재한 반도체 기억 장치의 제어 방법에서는, 모드 판정 공정에 의해 동작 사이클에서의 동작 모드의 판정을 하고, 모드 판정 공정의 판정 결과에 따라서, 전환 제어 공정에 의해 어드레스 공급 경로의 전환 제어 신호를 갱신한다. 이 때, 전환 제어 신호는 동작 사이클 시작전의 스탠바이 기간에서는 갱신되지 않고 동작 사이클 시작 이후의 동작 기간에서 갱신된다.
또, 청구항 10에 기재한 반도체 기억 장치의 제어 방법에서는, 모드 판정 공정에 의해 동작 사이클에서의 동작 모드의 판정을 하고, 모드 판정 공정의 판정 결과에 따라서, 전환 제어 공정에 의해 메모리 셀 어레이의 활성화 영역을 선택하는 어드레스의 비트수의 전환 제어 신호를 갱신한다. 이 때, 전환 제어 신호는 동작 사이클 시작전의 스탠바이 기간에서는 갱신되지 않고 동작 사이클 시작 이후의 동작 기간에서 갱신된다.
이에 따라, 동작 모드의 판정 결과에 따라서, 동작 사이클 시작전의 스탠바이 기간이 아니라 동작 사이클 시작 이후의 동작 기간에서 어드레스 공급 경로나 메모리 셀 어레이의 활성화 영역을 선택하는 어드레스의 비트수의 전환 제어 신호가 갱신되기 때문에, 동작 사이클전에 전환 제어 신호가 출력되어 버려 그 후의 동작 사이클을 시작할 때나 혹은 그 이후의 타이밍에서 또 전환 제어 신호가 전환되는 일은 없으며, 판정 결과에 따라서 적절한 전환 제어 신호가 출력된다. 불필요한 전환 제어 신호의 출력이나 신호의 전환 등은 없으며, 필요 최소한의 전환 제어 신호의 출력에 의해 전환부를 제어할 수 있어, 신호 전환에 따른 전류 소비를 필요 최소한으로 억제할 수 있다.
또, 상기한 반도체 기억 장치의 제어 방법에서는, 전환 제어 공정에서 갱신되는 전환 제어 신호는 유지되고 있고, 모드 판정 공정에서의 판정 결과가 이전 동작 사이클에 있어서의 판정 결과와 다른 경우에만 전환 제어 신호가 갱신되는 것이 바람직하다. 이에 따라, 불필요한 전환 제어 신호의 출력 등을 억제할 수 있어, 이에 따른 전류 소비를 필요 최소한으로 억제할 수 있다.
또, 상기한 반도체 기억 장치의 제어 방법에서는, 어드레스 공급 경로 중 어느 하나, 혹은 활성화 영역을 선택하는 어드레스의 비트수 중 어느 하나가 항상 설정되어 있는 것이 바람직하다. 이에 따라, 어드레스 공급 경로나 디코드되는 어드레스의 비트수가 설정되어 있지 않는 일은 없다.
또, 상기한 반도체 기억 장치의 제어 방법에서는 적어도 2개 이상의 동작 모드에는 데이터 입출력 모드 및 리프레시 모드를 포함하는 것이 바람직하다. 이에 따라, 데이터 입출력 모드와 리프레시 모드 사이에서 전환 제어 신호의 출력 등이 정확하게 이루어져, 전환 등에 따른 전류 소비를 저감할 수 있다.
한편, 본 발명은 일반적인 제어 방법으로서 구성할 수도 있다. 즉, 본 발명의 제어 방법은 활성화 동작을 행할 때의 내부 상태가 각각 다른 2개 이상의 동작 모드를 갖고 있고, 활성화 동작을 행하는 동작 기간과 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다 동작 모드의 판정을 행하는 모드 판정 공정과, 모드 판정 공정에서 판정되는 동작 모드를 기억해 두는 모드 이력 공정과, 모드 판정 공정에서 판정되는 동작 모드와 모드 이력 공정에서 기억되어 있는 이전 동작 사이클의 동작 모드를 비교하는 비교 공정과, 비교 공정에서의 비교 결과에 따른 내부 상태의 전환 절차의 지시를 동작 사이클 시작전의 스탠바이 기간에서는 행하지 않고 동작 사이클 시작 이후의 동작 기간에서 행하는 전환 제어 공정을 갖도록 구성할 수 있다. 이에 따라, 동작 사이클을 시작할 때나 혹은 그 이후의 적절한 타이밍에, 동작 모드를 이전의 동작 사이클의 동작 모드와 비교하여, 그 결과에 따라서 적절한 전환 절차가 지시된다. 불필요한 전환 절차의 지시는 없으며, 필요 최소한의 전환 절차의 지시에 의해 전환 제어를 할 수 있다.
또, 본 발명의 제어 방법에서 전환 제어 공정은 비교 공정에서 비교되는 비교 결과가 불일치인 경우에만 전환 절차를 지시하는 것이 바람직하다. 이에 따라, 불필요한 전환 절차의 지시를 억제할 수 있다.
또, 본 발명의 제어 방법에서 전환 제어 공정은 연속되는 복수의 동작 사이클에서, 동일한 상기 동작 모드가 설정되는 경우에, 복수의 동작 사이클에서의 최초의 동작 사이클에 있어서만 전환 절차를 지시하는 것이 바람직하다. 이에 따라, 최초의 동작 사이클에서 전환 절차가 완료된 후에는 불필요한 전환 절차의 지시를 억제할 수 있다.
또, 본 발명의 제어 방법에서 전환 절차의 지시란 동작 모드에 따른 내부 상태를 설정하기 위한 제어 신호의 출력이며, 전환 제어 공정에서는 제어 신호를 출 력하는 것이 바람직하다. 제어 신호를 출력함으로써, 전환 제어 절차의 지시를 할 수 있다.
또, 본 발명의 제어 방법에서 내부 상태란 내부 신호의 공급 방법이며, 내부 상태의 전환이란 내부 신호의 공급원의 전환인 것이 바람직하다.
또, 내부 상태란 내부 신호의 디코드 상태이며, 내부 상태의 전환이란 디코드 상태에서 디코드되는 내부 신호의 비트수의 전환인 것이 바람직하다.
이에 따라, 불필요한 전환 제어 절차의 지시를 하는 일은 없으며, 필요 최소한의 지시로 내부 신호의 공급원의 전환 혹은 디코드되는 내부 신호의 비트수의 전환을 행할 수 있다.
이하, 본 발명의 반도체 기억 장치 및 그 제어 방법에 관해서 구체화한 제1내지 제4 실시예를 도 1 내지 도 14에 기초하여 도면을 참조하면서 상세히 설명한다.
도 1은 제1 실시예의 제어 방법을 실현하기 위한 시스템 구성도를 도시하는 블록도이다. 도 2는 제1 실시예의 시스템 구성도의 동작을 도시하는 동작 파형도이다. 도 3은 제1 실시예의 제어 방법을 도시하는 흐름도이다. 도 4는 제2 실시예의 반도체 기억 장치를 도시하는 블록도이다. 도 5는 제2 실시예의 반도체 기억 장치에 있어서의 모드 판정 회로를 도시하는 회로도이다. 도 6은 제2 실시예의 반도체 기억 장치에 있어서의 스위치 유지 회로를 도시하는 회로도이다. 도 7은 제2 실시예의 반도체 기억 장치에 있어서의 어드레스 스위치 회로를 도시하는 회로도이다. 도 8은 제2 실시예의 반도체 기억 장치의 동작을 도시하는 동작 파형도이다. 도 9 는 제3 실시예의 제어 방법을 실현하기 위한 시스템 구성도를 도시하는 블록도이다. 도 10은 제3 실시예의 제어 방법을 도시하는 흐름도이다. 도 11은 DRAM의 메모리 어레이 구조를 도시하는 레이아웃 블록도이다. 도 12는 제4 실시예의 반도체 기억 장치를 도시하는 블록도이다. 도 13은 제4 실시예의 반도체 기억 장치에 있어서의 블록 디코드 회로를 도시하는 회로도이다. 도 14는 제4 실시예의 반도체 기억 장치에 있어서의 동작을 도시하는 동작 파형도이다.
도 1에 도시하는 제1 실시예의 제어 방법을 실현하기 위한 시스템 구성도 1에 있어서, 모드 A, B란 스탠바이 기간 사이의 동작 기간에서의 동작 모드이다. 시스템 구성도 1은 동작 기간과 스탠바이 기간을 합하여 1단위로서 구성되는 동작 사이클마다 이들 2개의 동작 모드 중 어느 한 쪽을 적절히 설정하는 지시 신호가 입력되는 모드 판정부(3)와, 모드 판정부(3)로부터 출력되는 모드 판정 신호(M)를 유지하는 모드 이력 유지부(4)를 구비하고 있다. 더욱이, 모드 판정부(3)로부터 출력되는 모드 판정 신호(M)와, 모드 이력 유지부(4)에 유지되어 있는 이전 동작 사이클의 모드 판정 신호(MM)가 비교부(5)에 입력되어, 비교 결과로서 스위치 전환 신호(SW)를 출력한다. 입력 신호 A와 입력 신호 B 중 어느 한 쪽이 스위치부(6)에 의해 전환되어 내부 신호에 전파된다. 스위치부(6)에는 비교부(5)로부터 출력되는 스위치 전환 신호(SW)가 입력되고 있다.
시스템 구성도 1에서는 동작 모드마다 내부 신호에 전파되는 입력 신호가 다르다. 모드 A에서는 입력 신호 A가 내부 신호로서 전파되고, 모드 B에서는 입력 신호 B가 내부 신호로서 전파된다. 스위치부(6)는 입력 신호 A의 단자와 내부 신호의 단자, 혹은 입력 신호 B의 단자와 내부 신호의 단자가 항상 접속되어 있어, 내부 신호의 단자가 개방 상태가 되어 입력 신호가 설정되어 있지 않는 일은 없다. 이러한 접속 제어는 모드 판정부(3), 모드 이력 유지부(4) 및 비교부(5)가 행한다.
동작 사이클에 있어서, 모드 판정부(3)는 모드 A, B 중 어느 동작 모드 지시 신호가 입력되고 있는지를 판정하여, 모드 판정 신호(M)를 출력한다. 모드 판정 신호(M)는 비교부(5)에 입력되어, 모드 이력 유지부(4)에 유지되어 있는 이전의 동작 사이클의 모드 판정 신호(MM)와 비교된다. 비교의 결과, 양 모드 판정 신호(M, MM)가 다른 경우에는 스위치 전환 신호(SW)가 출력되어 스위치부(6)의 스위치가 전환되고, 선택된 동작 모드(모드 A 혹은 B)에 적합한 입력 신호(입력 신호 A 혹은 B)의 단자가 내부 신호의 단자에 접속된다. 또, 비교의 결과, 동작 모드가 같은 경우에는 스위치 전환 신호(SW)는 출력되지 않고, 스위치부(6)의 접속 상태는 이전의 동작 사이클의 상태를 유지한다.
여기서, 스위치 전환 신호(SW)는 접속 방향에 따라 스위치부(6)에 소정의 논리 레벨을 출력하는 스태틱한 신호로 할 수도 있다. 예컨대, 입력 신호 A의 단자에 접속하는 경우에는 하이 논리 레벨을 출력하고, 입력 신호 B의 단자에 접속하는 경우에는 로우 논리 레벨을 출력하는 것으로 설정으로 할 수 있다. 또한, 스위치부(6)의 구성에 의해, 접속할 곳의 설정은 스위치 전환 신호(SW)를 펄스 구동하여 제어하고, 설정된 후에는 스위치 전환 신호(SW)의 펄스 신호 종료후에도 그 접속 상태를 유지하도록 구성할 수도 있다. 이 경우에는 동작 사이클간에 동작 모드가 변화되는 경우에만 스위치 전환 신호(SW)를 펄스 출력하면 되고, 동작 모드가 불변인 경우에는 스위치 전환 신호(SW)를 출력할 필요가 없어, 스위치부(6)는 이전의 동작 사이클에서의 접속 상태를 유지할 수 있다.
도 2는 동작 모드에 의한 스위치부(6)의 전환 모습을 나타낸다. 모드 A 혹은 모드 B의 지시 신호가 하이 논리 레벨인 기간이 동작 기간이며, 양 신호가 함께 로우 논리 레벨이 되어 동작 모드의 지시가 이루어지지 않는 스탠바이 기간과 함께 동작 사이클을 구성하고 있다. 여기서는 스위치 전환 신호(SW)를 펄스 구동함으로써 스위치부(6)가 전환되는 경우를 나타내고 있다. 지금, 모드 B가 설정되어 있는 동작 사이클의 다음 동작 사이클에서 모드 A가 선택되고, 아울러 입력 신호 A가 하이 논리 레벨이 되었다고 가정하자. 동작 모드가 모드 B에서 모드 A로 변화되기 때문에, 모드 판정 신호(M, MM)의 비교에 의해 스위치 전환 신호(SW)가 펄스 구동되고 플러스의 펄스 신호가 출력되어 스위치부(6)가 전환됨으로써, 하이 논리 레벨의 입력 신호 A가 내부 신호로서 전파된다. 스위치부(6)의 이러한 접속 상태는 모드 A의 동작 기간이 종료되어 스탠바이 기간으로 되어도 계속된다(도 2 중, (1)).
다음 동작 사이클에서는 모드 B가 설정된다. 동작 모드가 모드 A에서 모드 B로 변화되기 때문에, 모드 판정 신호(M, MM)의 비교에 의해 스위치 전환 신호(SW)가 펄스 구동되고 플러스의 펄스 신호가 출력되어 스위치부(6)가 전환됨으로써, 로우 논리 레벨의 입력 신호 B가 내부 신호로서 전파된다. 스위치부(6)의 이러한 접속 상태는 모드 B의 동작 기간이 종료되어 스탠바이 기간으로 되어도 계속된다(도 2 중, (2)).
또한 계속되는 3사이클의 동작 사이클에서는 모드 A가 연속해서 설정된다. 제1 동작 사이클에서는 동작 모드가 모드 B에서 모드 A로 변화되기 때문에, 모드 판정 신호(M, MM)의 비교에 의해 스위치 전환 신호(SW)가 펄스 구동되고 플러스의 펄스 신호가 출력되어 스위치부(6)가 전환됨으로써, 하이 논리 레벨의 입력 신호 A가 내부 신호로서 입력된다. 스위치부(6)의 이러한 접속 상태는 스탠바이 기간으로 되어도 계속된다. 계속되는 제2, 제3 동작 사이클에서는 모드 A의 동작 모드가 연속되기 때문에, 모드 판정 신호(M, MM)의 비교에 있어서도 스위치 전환 신호(SW)가 펄스 구동되는 일은 없다. 스위치 전환 신호(SW)로부터 플러스의 펄스 신호가 출력되지 않기 때문에, 스위치부(6)의 접속은 전환되는 일이 없고, 입력 신호 A의 단자와 내부 신호의 단자간에 접속 상태를 유지한다. 이 동안에, 동작 사이클에 따라서 입력 신호 A가 로우 논리 레벨에서 하이 논리 레벨로 변화되지만, 스위치부(6)의 접속 상태가 유지되어 있기 때문에, 입력 신호 A는 그대로 내부 신호에 전파된다(도 2 중, (3)).
이 후의 동작 사이클에서는 재차 모드 B가 설정된다. 동작 모드가 모드 A에서 모드 B로 변화되기 때문에, 모드 판정 신호(M, MM)의 비교에 의해 스위치 전환 신호(SW)가 펄스 구동되고 플러스의 펄스 신호가 출력되어 스위치부(6)가 전환됨으로써, 로우 논리 레벨의 입력 신호 B가 내부 신호로서 전파된다. 스위치부(6)의 이러한 접속 상태는 모드 B의 동작 기간이 종료되어 스탠바이 기간으로 되어도 계속된다(도 2 중, (4)).
이상에 설명한 제1 실시예의 시스템 구성도 1에 따르면, 동작 사이클에 있어서, 모드 A 혹은 모드 B 중 어느 동작 모드인지에 대한 판정 결과인 모드 판정 신 호(M)에 따라서, 동작 사이클 시작전의 스탠바이 기간이 아니라 동작 사이클 시작 이후의 동작 기간에서 스위치 전환 신호(SW)가 출력되기 때문에, 동작 사이클전에 스위치 전환 신호(SW)가 출력되어 버려, 그 후의 동작 사이클을 시작할 때나 혹은 그 이후의 타이밍에서 또 스위치 전환 신호(SW)가 출력되는 일은 없어, 모드 판정 신호(M)에 따라서 적절한 스위치 전환 신호(SW)가 적절한 타이밍에 출력된다. 불필요한 스위치 전환 신호(SW)의 출력은 없고, 필요 최소한의 스위치 전환 신호(SW)의 출력에 의해 스위치부(6)를 전환 제어할 수 있어, 신호의 전환에 따른 전류 소비를 필요 최소한으로 억제할 수 있다.
또, 모드 이력 유지부(4)에는 이전의 동작 사이클에서의 모드 판정 신호(MM)가 유지되고 있고, 다음 동작 사이클 이후에 다른 모드 판정 신호(M)가 출력되어 비교부(5)에서 양 모드 판정 신호(M, MM)가 다르다고 판단될 때까지, 스위치 전환 신호(SW)가 갱신되는 일은 없다. 불필요한 스위치 전환 신호(SW)의 출력을 억제할 수 있어, 이에 따른 전류 소비를 필요 최소한으로 억제할 수 있다.
또, 스위치 전환 신호(SW)가 출력되지 않더라도, 스위치부(6)는 입력 신호 A 혹은 B 중 어느 한 쪽의 입력 신호 단자가 항상 내부 신호의 단자에 접속되어 있기 때문에, 내부 신호가 설정되어 있지 않는 일은 없다.
다음에, 도 3의 흐름도에 관해서 설명한다. 도 3에서는 제1 실시예에 따른 제어 방법에 관한 흐름도를 나타내고 있다. 동작 모드에 따른 전환 스위치의 전환 제어를 도시하는 흐름도이다. 스텝(이하, S라 약기함) 1에서 동작 모드 이력을 초기화하여, 동작 모드 이력의 저장부(D1)를 초기화한다. 아울러 전환 스위치를 초기 화 위치에 설정한다(S2). 이 상태에서 동작 모드 신호의 입력을 대기하고(S3), 입력에 따라서 동작 모드를 판정한다(S4). 판정 결과를, 동작 모드 이력의 저장부(D1)에 저장되어 있는 동작 모드 이력과 비교하여(S5) 일치하고 있으면(S6:YES), 전환 제어는 이루어지지 않고 S3으로 되돌아가 다음 동작 모드 신호의 입력을 대기한다. 불일치인 경우에는(S6:NO), 전환 스위치의 접속 위치를 변경하는 동시에(S7) 동작 모드 이력의 저장부(D1)의 내용을 갱신한 후(S8) S3으로 되돌아간다.
이상에 설명한 제1 실시예의 제어 방법에 따르면, 동작 사이클을 시작할 때나 혹은 그 이후의 타이밍에서 동작 모드 판정된(S4) 판정 결과와, 동작 모드 이력의 저장부(D1)에 저장되어 있는 이전의 동작 사이클의 동작 모드 이력을 비교하여(S5), 그 결과에 따라서 적절한 전환 제어가 지시된다(S6). 비교 결과가 일치하고 있는 경우에는(S6:YES) 전환 제어는 이루어지지 않아, 불필요한 전환 제어의 지시는 없다. 전환 제어는 비교 결과가 불일치인 경우에만(S6:NO) 이루어진다. 따라서, 필요 최소한의 지시에 의해 전환 제어를 행할 수 있다.
또, 연속되는 복수의 동작 사이클에서 동일한 동작 모드가 설정되는 경우에는 복수의 동작 사이클의 최초의 동작 사이클에서만 전환 제어가 이루어지고(S6:NO), 후속의 동작 사이클에서는 전환 제어가 이루어지지 않는다(S6:YES). 최초의 동작 사이클에서 전환 제어가 완료된 후에는 불필요한 전환 제어의 지시를 억제할 수 있다.
또, 전환 스위치의 전환 제어란 예컨대, 내부 신호의 공급원의 전환이며, 불 필요한 전환 제어를 하는 일은 없고, 필요 최소한의 제어로 내부 신호의 공급원의 전환을 행할 수 있다.
여기서, 모드 판정부(3)는 청구항 1에 있어서의 모드 판정부의 일례이고, 스위치부(6)는 청구항 1에 있어서의 전환부의 일례이며, 스위치 전환 신호(SW)는 청구항 1에 있어서의 전환 제어 신호의 일례이다. 또, 모드 이력 유지부(4)와 비교부(5)는 청구항 1에 있어서의 전환 제어부를 구성하고 있다. 이 중 모드 이력 유지부(4)는 청구항 2에 있어서의 기억부의 일례이다.
또, 도 3의 흐름도에서의 S3 및 S4는 청구항 9에 있어서의 모드 판정 공정의 일례이며, S5 내지 S8은 청구항 9에 있어서의 전환 제어 공정의 일례이다.
다음에, 제2 실시예의 반도체 기억 장치(10)를 리프레시 동작을 내장한 DRAM인 의사 SRAM에 대해 적용한 경우에 관해서 설명한다. 통상의 데이터 입출력 모드와 리프레시 모드 2개의 동작 모드 사이에서의 어드레스의 전환 제어에 적용한 예이다. 도 4에서는 리프레시 모드시에 어드레스를 공급하는 리프레시 어드레스 카운터(14)로부터의 리프레시 어드레스(ADD(Ref))와, 통상의 데이터 입출력 모드시에 외부로부터 입력되는 외부 어드레스(ADD(R/W))가 입력되고, 어느 한 쪽을 내부 어드레스(ADD(Int))에 전파하는 어드레스 스위치 회로(13)가 구비되어 있다. 리프레시 어드레스(ADD(Ref)) 혹은 외부 어드레스(ADD(R/W)) 중 어느 한 쪽의 어드레스가 전파되는 내부 어드레스(ADD(Int))는 디코드 회로(15)에 입력되어, 디코드 신호(AD)로서 메모리 셀 어레이(16)를 제어하고 있다.
또, 리프레시 동작 요구 신호(REQ(Ref)) 및 데이터 입출력 요구 신호(REQ(R/W))의 2개의 동작 모드의 지시 신호가 입력되는 모드 판정 회로(11)와, 모드 판정 회로(11)로부터 출력되는 모드 판정 신호(M)와, 리프레시 동작 요구 신호(REQ(Ref))가 입력되는 스위치 유지 회로(12)를 구비하고 있다. 스위치 유지 회로(12)로부터는 어드레스 스위치 회로(13)에 대한 스위치 전환 신호(SW)가 출력되고 있다.
제2 실시예의 반도체 기억 장치(10)에서는 소정의 메모리 셀에 액세스하여 데이터 입출력 동작 혹은 리프레시 동작을 행하는 동작 기간과, 액세스 동작 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간으로 구성되는 동작 사이클마다, 동작 모드가 통상의 데이터 입출력 모드인지 리프레시 모드인지를 나타내는 요구 신호가 모드 판정 회로(11)에서 판정된다. 통상의 데이터 입출력 모드인 경우에는 데이터 입출력 요구 신호(REQ(R/W))가 입력되고, 리프레시 모드인 경우에는 리프레시 동작 요구 신호(REQ(Ref))가 입력되어, 어느 동작 모드가 설정되어 있는지를 나타내는 판정 신호로서 모드 판정 신호(M)가 출력된다.
모드 판정 회로(11)의 구체예를 도 5에 나타내고 있다. 데이터 입출력 요구 신호(REQ(R/W))는 인버터 게이트를 통해 NAND 게이트의 한 쪽의 입력 단자에 입력되고 인버터 게이트에서 반전되어 모드 판정 신호(M)로서 출력된다. 따라서, 하이 논리 레벨의 데이터 입출력 요구 신호(REQ(R/W))가 입력되면, 모드 판정 신호(M)는 로우 논리 레벨이 되어 동작 모드로서 통상의 데이터 입출력 모드가 설정된다. 통상의 데이터 입출력 모드가 종료되고 데이터 입출력 요구 신호(REQ(R/W))가 로우 논리 레벨로 반전되더라도, 리프레시 동작 요구 신호 REQ(Ref)가 입력되어 있지 않 으면, NAND 게이트의 입력 단자 중 적어도 어느 한 쪽은 로우 논리 레벨이며, 모드 판정 신호(M)로서 로우 논리 레벨이 유지된다.
이에 대하여, 리프레시 동작 요구 신호(REQ(Ref))는 인버터 게이트를 통해 교차 결합된 NAND 게이트로 구성되는 플립플롭 회로의 세트 입력 단자에 입력된 후, 데이터 입출력 요구 신호(REQ(R/W))가 입력되고 있는 NAND 게이트의 다른 쪽의 입력 단자에 입력되고, 인버터 게이트에서 반전되어 모드 판정 신호(M)로서 출력된다. 플립플롭 회로의 리셋 입력 단자에는 모드 판정 신호(M)가 CR 지연 소자를 포함한 3단의 인버터 지연 회로를 통해 입력되고 있다. 따라서, 하이 논리 레벨의 리프레시 동작 요구 신호(REQ(Ref))가 입력되면 플립플롭 회로가 세트되어 하이 논리 레벨이 출력된다. 이 때 데이터 입출력 요구 신호(REQ(R/W))가 입력되어 있지 않은 경우에는 NAND 게이트의 입력 단자는 모두 하이 논리 레벨이 되기 때문에, 모드 판정 신호(M)가 하이 논리 레벨이 되어 동작 모드로서 리프레시 모드가 설정된다. 이들 경우의 모드 판정 신호(M)는 데이터 입출력 요구 신호(REQ(R/W)) 혹은 리프레시 동작 요구 신호 REQ(Ref)가 설정되어 있는 동안 세트되어 있다.
리프레시 모드가 종료되어 리프레시 동작 요구 신호(REQ(Ref))가 로우 논리 레벨로 반전하면, 인버터 지연 회로에 의한 지연 시간후 플립플롭 회로는 리셋되기 때문에, 플립플롭 회로로부터 로우 논리 레벨의 신호가 출력되어, 모드 판정 신호(M)가 로우 논리 레벨로 반전한다. 즉, 리프레시 모드에 있어서, 하이 논리 레벨의 리프레시 동작 요구 신호(REQ(Ref))가 입력되고 있는 기간과 그 기간 종료에서부터 인버터 지연 회로에 의한 지연 시간 동안에만 모드 판정 신호(M)가 하이 논 리 레벨로 되어, 리프레시 모드임을 나타낸다.
데이터 입출력 요구 신호(REQ(R/W))와 리프레시 동작 요구 신호(REQ(Ref))가 동시에 입력되는 경우에는 리프레시 동작 요구 신호(REQ(Ref))에 의해 플립플롭 회로가 세트되지만, 데이터 입출력 요구 신호(REQ(R/W))에 의해 NAND 게이트의 한 쪽의 입력 단자가 로우 논리 레벨로 설정되기 때문에, 모드 판정 신호(M)는 로우 논리 레벨이 된다. 즉, 통상의 데이터 입출력 모드가 우선적으로 동작 모드로서 지정되게 된다. 여기서, 인버터 지연 경로에 의한 지연 시간을 데이터 입출력 요구 신호(REQ(R/W))의 하이 논리 레벨 지속 시간에 비해 길게 설정해 둠으로써, 데이터 입출력 요구 신호(REQ(R/W))의 종료후부터 인버터 지연 회로로부터의 지연 신호에 의해 리셋될 때까지의 기간 동안 플립플롭 회로의 출력 신호는 세트 상태에 있고, 모드 판정 신호(M)로서 하이 논리 레벨의 펄스 신호가 출력되어 리프레시 모드가 설정된다.
모드 판정 회로(11)로부터 출력되는 모드 판정 신호(M)는 데이터 입출력 요구 신호(REQ(R/W))와 함께 스위치 유지 회로(12)에 입력되어, 동작 모드의 전환마다 스위치 전환 신호(SW)가 출력된다.
스위치 유지 회로(12)의 구체예를 도 6에 나타내고 있다. 모드 판정 신호(M) 및 데이터 입출력 요구 신호(REQ(R/W))는 각각 인버터 게이트를 통해 NAND 게이트로 구성된 플립플롭 회로의 세트 및 리셋 입력 단자에 입력된다. 플립플롭 회로로부터의 출력 신호는 2단의 인버터 게이트를 통해 스위치 전환 신호(SW)로서 출력된다. 따라서, 모드 판정 신호(M)가 하이 논리 레벨로 설정되면 플립플롭 회로가 세 트되어, 스위치 전환 신호(SW)가 하이 논리 레벨로 설정된다. 데이터 입출력 요구 신호(REQ(R/W))가 하이 논리 레벨로 설정되어 있는 경우에는, 모드 판정 회로(11)로부터 하이 논리 레벨의 모드 판정 신호(M)가 출력되는 일은 없으며, 플립플롭 회로가 리셋되어 스위치 전환 신호(SW)가 로우 논리 레벨로 설정된다. 동일한 동작 모드가 계속되는 경우, 플립플롭 회로에는 세트 신호 혹은 리셋 신호 중 어느 한 쪽의 신호만이 입력되기 때문에, 출력 신호가 반전되는 일은 없다. 따라서, 이 기간에 스위치 전환 신호(SW)의 논리 레벨이 반전되는 일은 없다.
스위치 유지 회로(12)로부터 출력되는 스위치 전환 신호(SW)는 어드레스 스위치 회로(13)에 입력되어, 스위치 전환 신호(SW)의 논리 레벨에 따라서, 리프레시 어드레스 카운터(14)로부터 출력되는 리프레시 어드레스(ADD(Ref)) 또는 외부로부터 입력되는 외부 어드레스(ADD(R/W)) 중 어느 한 쪽이 내부 어드레스(ADD(Int))에 전파되도록 어드레스 경로의 접속을 전환한다.
어드레스 스위치 회로(13)의 구체예를 도 7에 나타내고 있다. 리프레시 어드레스(ADD(Ref))의 어드레스 경로와 내부 어드레스(ADD(Int))의 어드레스 경로 사이 및 외부 어드레스(ADD(R/W))의 어드레스 경로와 내부 어드레스(ADD(Int))의 어드레스 경로 사이는 각각 트랜스퍼 게이트로 접속되어 있다. 각 트랜스퍼 게이트의 제어 신호로서 스위치 전환 신호(SW)가 상보의 신호 쌍으로 입력되고 있다. 각각의 경로는 택일적으로 접속되기 때문에, 제어 신호들의 입력 관계는 트랜스퍼 게이트 사이에서 상보의 관계로 되어 있다. 즉, 리프레시 어드레스(ADD(Ref))와 내부 어드레스(ADD(Int))를 접속하는 경우에는 스위치 전환 신호(SW)가 하이 논리 레벨인 경 우에 트랜스퍼 게이트가 도통하도록 제어되고, 외부 어드레스(ADD(R/W))와 내부 어드레스(ADD(Int))를 접속하는 경우에는 스위치 전환 신호(SW)가 로우 논리 레벨인 경우에 트랜스퍼 게이트가 도통하도록 제어된다.
여기서, 동일한 동작 모드가 계속되는 경우에는 스위치 전환 신호(SW)의 논리 레벨은 변화되지 않기 때문에, 어드레스 스위치 회로(13)의 접속 상태도 변화되지 않는다. 통상의 데이터 입출력 모드가 연속되는 동작 사이클 기간에는 내부 어드레스(ADD(Int))는 외부 어드레스(ADD(R/W))에 접속된 상태를 유지하고, 리프레시 모드가 연속되는 동작 사이클 기간에는 내부 어드레스(ADD(Int))는 리프레시 어드레스(ADD(Ref))에 접속된 상태를 유지한다.
구체적인 어드레스 경로의 전환 예를 도 8에 도시한다. 통상의 데이터 입출력 모드의 동작 기간(R/W)과 리프레시 모드의 동작 기간(Ref)이 스탠바이 기간(SBY)를 사이에 두고 존재하고 있어, 동작 기간(R/W, Ref)과 스탠바이 기간(SBY)의 조합으로 동작 사이클을 구성하고 있다.
지금, 통상의 데이터 입출력 모드(R/W)가 설정되어 있는 동작 사이클의 다음 동작 사이클에서 리프레시 모드(Ref)가 선택된다고 가정하자. 동작 모드가 리프레시 모드(Ref)로 변화되기 때문에, 리프레시 동작 요구 신호(REQ(Ref))가 모드 판정 회로(11)에 입력되어, 모드 판정 신호(M)가 하이 논리 레벨로 반전한다. 하이 논리 레벨의 모드 판정 신호(M)의 입력에 의해 스위치 유지 회로(12)의 플립플롭 회로가 세트되어, 하이 논리 레벨의 스위치 전환 신호(SW)가 출력된다. 스위치 전환 신호(SW)에 의해 어드레스 스위치 회로(13)의 접속이 리프레시 어드레스(ADD(Ref)) 로 전환되어, 내부 어드레스(ADD(Int))가 어드레스치(B1)에서 리프레시 어드레스(ADD(Ref))의 어드레스치(A1)로 전환된다.
리프레시 모드의 동작 기간(Ref)이 종료되면, 모드 판정 회로(11)에서는 리프레시 동작 요구 신호(REQ(Ref))가 로우 레벨로 반전하고, 인버터 지연 회로로부터의 모드 판정 신호(M)의 반전 지연 신호에 의해 플립플롭 회로가 리셋되어 모드 판정 신호(M)가 로우 레벨로 반전한다. 그러나 이 후에도, 스위치 유지 회로(12)에 있어서 스위치 전환 신호(SW)는 동일한 논리 레벨이 유지되고 있기 때문에, 어드레스 스위치 회로(13)의 접속 상태는 리프레시 모드의 동작 기간(Ref)이 종료되어 스탠바이 기간(SBY)으로 되더라도 유지되어, 어드레스치(A1)가 유지된다(도 8 중, (I)).
다음 동작 사이클에서는 통상의 데이터 입출력 모드(R/W)가 설정된다. 이전의 동작 사이클에서의 동작 기간(Ref)의 종료후, 모드 판정 신호(M)는 이미 로우 논리 레벨로 반전하고 있다. 그 때문에, 데이터 입출력 요구 신호(REQ(R/W))의 하이 논리 레벨로의 반전에 의해 스위치 유지 회로(12)의 플립플롭 회로가 리셋되어, 스위치 전환 신호(SW)가 로우 논리 레벨로 반전된다. 이에 따라, 어드레스 스위치 회로(13)의 접속이 리프레시 어드레스(ADD(Ref))로부터 외부 어드레스(ADD(R/W))로 전환되어, 내부 어드레스(ADD(Int))가 어드레스치(A1)에서 외부 어드레스(ADD(R/W))의 어드레스치(B2)로 전환된다.
통상의 데이터 입출력 모드의 동작 기간(R/W)이 종료되면, 데이터 입출력 요구 신호(REQ(R/W))가 로우 레벨로 반전하지만, 모드 판정 신호(M)의 논리 레벨은 변화되지 않고 로우 레벨을 유지한다. 스위치 유지 회로(12)에서는 리셋 신호가 종료되게 되지만 세트 신호인 모드 판정 신호(M)도 로우 논리 레벨을 유지하고 있기 때문에, 스위치 전환 신호(SW)는 동일한 논리 레벨이 유지되어, 어드레스 스위치 회로(13)의 접속 상태는 통상의 데이터 입출력 모드의 동작 기간(R/W)이 종료되어 스탠바이 기간(SBY)으로 되더라도 유지되어, 어드레스치(B2)가 유지된다(도 8 중, (II)).
계속되는 3동작 사이클에서는 리프레시 모드가 연속된다. 모드 판정 회로(11)에는 동작 사이클마다 리프레시 동작 요구 신호(REQ(Ref))가 입력되어 모드 판정 신호(M)가 하이 논리 레벨로 설정되고, 리프레시 모드의 동작 기간(Ref)이 종료되어 스탠바이 기간(SBY)이 될 때마다 로우 논리 레벨로 반전한다. 스위치 유지 회로(12)에서는 동작 사이클마다 모드 판정 신호(M)가 세트 신호로서 입력되지만, 이 동안, 데이터 입출력 요구 신호(REQ(R/W))는 로우 레벨을 유지하고 있기 때문에, 최초의 동작 사이클에서 플립플롭 회로가 세트된 후에는 스탠바이 기간(SBY)을 포함하여 이 상태가 유지된다. 따라서, 스위치 전환 신호(SW)는 최초의 동작 사이클에서 하이 논리 레벨로 반전한 후에는 연속되는 3사이클 기간 동안 하이 논리 레벨을 계속해서 유지하고, 어드레스 스위치 회로(13)에서는 내부 어드레스(ADD(Int))가 리프레시 어드레스(ADD(Ref))에 접속되는 상태가 유지되어, 어드레스치는 각 동작 사이클의 스탠바이 기간(SBY)에서도 어드레스치(A2, A3, A4)로 유지된다(도 8 중, (III∼V)).
이 후의 동작 사이클에서, 재차 통상의 데이터 입출력 모드가 설정되면, 데 이터 입출력 요구 신호(REQ(R/W))가 하이 논리 레벨로 반전되고, 스위치 전환 신호(SW)는 로우 논리 레벨로 반전된다. 어드레스 스위치 회로(13)의 접속이 리프레시 어드레스(ADD(Ref))에서 외부 어드레스(ADD(R/W))로 전환되고, 내부 어드레스(ADD(Int))는 어드레스치 A4에서 B3으로 전환된다. 동작 기간(R/W)이 종료되더라도 스위치 전환 신호(SW)는 동일한 논리 레벨이 유지되어, 어드레스 스위치 회로(13)의 접속 상태는 통상의 데이터 입출력 모드의 동작 기간(R/W)이 종료되어 스탠바이 기간(SBY)으로 되어도 유지되어, 어드레스치(B3)가 유지된다(도 8 중, (VI)).
모드 판정 회로(11)와 같이, 리프레시 모드 이외의 상태에서는 통상의 데이터 입출력 모드의 모드 판정 신호(M)가 출력되는 설정에서는, 종래 기술에서도, 통상의 데이터 입출력 모드의 동작 기간(R/W)에서 스탠바이 기간(SBY)으로의 이행시에 어드레스 접속은 전환되지 않지만, 제1 실시예의 구체예 10에서는 스위치 유지 회로(12)를 갖추고 있기 때문에, 이와 아울러 리프레시 모드의 동작 기간(Ref)에서 스탠바이 기간(SBY)으로의 이행시에도 어드레스 접속은 전환되지 않는다. 따라서, 종래 기술에서는 전환되고 있었던 리프레시 모드에서의 동작 기간(Ref) 종료후의 어드레스 전환이 대폭 삭감되게 된다. 이것은 내부 어드레스(ADD(Int))에서 메모리 셀에 이르는 어드레스 경로 상의 개개의 어드레스 비트의 전환 빈도를 대폭 삭감하여, 전환에 따른 회로 동작을 대폭 삭감하게 된다. 또, 어드레스 스위치 회로(13)에 접속 전환을 제어하는 스위치 전환 신호(SW)의 출력 자체도 삭감되어, 스위치 유지 회로(12)에 있어서의 스위치 전환 신호(SW)의 구동 전류도 대폭 삭감할 수 있 다.
어드레스 비트 전환 빈도 삭감의 정도를 1리프레시 주기에서 구체적인 숫자 예를 이용하여 설명한다. 리프레시 모드(Ref)에서의 리프레시 어드레스(ADD(Ref))의 총 비트수를 13비트라고 하자. 또, 외부 어드레스(ADD(R/W))의 어드레스치는 고정된다고 가정하자. 우선, 종래 기술에서의 비트의 전환 총 횟수 T0를 구한다. 어드레스의 x 비트의 논리 레벨이 변화되는 경우의 조합 비트수 TB0(x)는
TB0(x) = 13Cx = 13!/(x! ×(13 - x)!) (비트)
가 된다. 따라서, 전환 비트 총수는 전환되는 비트수가 1비트에서 13비트까지의 각각의 조합 비트수 TB0(x)의 총합 TB0로 구할 수 있기 때문에,
Figure 112002016680018-pat00001
가 된다. 리프레시 모드(Ref)에서는 스탠바이 기간(SBY)에 전환된 어드레스 접속이, 다음 동작 사이클의 시작에 따라 재차 전환되기 때문에, 어드레스 비트의 논리 레벨이 전환되는 총 횟수 T0는
T0 = TB0 ×2 = 106494 (회)
가 된다.
이에 대하여, 제1 실시예의 구체예 10에서는 리프레시 모드에서의 동작 기간(Ref)과 스탠바이 기간(SBY) 사이에서의 어드레스의 전환은 없다. 리프레시 어드레스(ADD(Ref))는 2진 카운터인 리프레시 어드레스 카운터(14)로부터 출력되는 리프레시 어드레스(ADD(Ref))의 인크리멘트 동작에 의해서만 전환된다. 따라서, 비트의 전환 총 횟수 T는 x 비트의 논리 레벨이 변화되는 조합 비트수 TB(x)의 총합 TB와 일치한다. 여기서, 2진 카운터에서의 어드레스 인크리멘트에 의한 비트 변화는 최하위 비트가 1비트씩 인크리멘트됨으로써 이루어진다. 따라서, 어드레스의 x 비트의 논리 레벨이 변화되는 경우의 조합 비트수 TB(x)는 인크리멘트 동작에 의해 자릿수 올림하는 자릿수가 x인 경우의 조합수에 일치한다. 즉,
TB(x) = 213-x (비트)
가 된다. 이것에, 리프레시 어드레스(ADD(Ref))가 모두 1에서 모두 0으로 되돌아가는 경우를 추가함으로써, 조합 비트수 TB(x)의 총합 TB, 즉 비트의 전환 총 횟수 T는
Figure 112002016680018-pat00002
가 된다.
따라서, 의사 SRAM 등에서의 리프레시 동작이 이루어지는 스탠바이시에 있어서, 1리프레시 주기에서 전환되는 어드레스 비트의 총수는 종래 기술의 경우에 비해,
16382/106494 ≒ 0.15
가 되어 대략 15%로 삭감된다. 의사 SRAM 등의 DRAM에서, 스탠바이 전류에서 차지하는 리프레시 동작시의 소비 전류의 비율은 대략 50%이기 때문에, 제1 실시예의 구체예 10을 적용함으로써,
0.5 ×(1 － 0.15) = 0.425
가 되어, 스탠바이시의 소비 전류를 대략 반정도 삭감할 수 있다.
이상에 설명한 제2 실시예의 반도체 기억 장치(10)에 의하면, 데이터 입출력 모드(R/W) 혹은 리프레시 모드(Ref) 중 어느 동작 모드인지를 나타내는 모드 판정 신호(M)에 따라서, 동작 사이클 시작전의 스탠바이 기간(SBY)이 아니라 동작 사이클 시작 이후의 동작 기간(Ref 혹은 R/W)에서 스위치 전환 신호(SW)가 출력되기 때문에, 동작 사이클전에 어드레스 스위치 회로(13)의 접속이 전환되어 버려, 그 후의 동작 사이클을 시작할 때나 혹은 그 이후의 타이밍에서 또 접속이 원래로 돌아가는 일은 없으며, 모드 판정 신호(M) 및 데이터 입출력 요구 신호(REQ(R/W))에 따라서 후단의 디코드 회로(15)에 적절한 어드레스가 접속된다.
또, 동작 모드의 변화가 없는 한, 이전의 동작 사이클에서의 동작 모드에 따른 스위치 전환 신호(SW)가 유지되고 있다. 그 때문에, 내부 어드레스(ADD(Int))에는 외부 어드레스(ADD(R/W)) 혹은 리프레시 어드레스(ADD(Ref))의 어느 한쪽이 전파되고 있어, 디코드 회로(15)에의 입력이 설정되어 있지 않는 일은 없다. 또, 스위치 전환 신호(SW)는 동작 사이클간에 동작 모드가 변화되어 어드레스 스위치 회로(13)에서의 접속을 변경시킬 때까지는 출력되는 일이 없다.
이상에 의해, 불필요한 스위치 전환 신호(SW)의 출력 등은 없고, 필요 최소한의 스위치 전환 신호(SW)의 출력에 의해 어드레스 스위치 회로(13)를 제어할 수 있다. 따라서, 스위치 전환 신호(SW)의 불필요한 구동 전류를 저감할 수 있다. 또, 외부 어드레스(ADD(R/W))와 리프레시 어드레스(ADD(Ref))의 전환이 어드레스 스위치 회로(13)에서 이루어지기 때문에, 어드레스의 불필요한 전환이 내부 어드레스(ADD(Int))에 전파되는 일은 없다. 그 때문에, 후단의 디코더 회로(15)로부터 메모리 셀 어레이(16)에의 액세스에 이르는 각 회로에서의 불필요한 회로 동작을 방지할 수 있다. 동작 사이클마다의 불필요한 스위치 전환 신호(SW)의 출력과 그것에 따른 어드레스의 불필요한 전환이 없어져, 전류 소비를 필요 최소한으로 억제할 수 있다.
여기서, 모드 판정 회로(11)는 청구항 1에 있어서의 모드 판정부의 일례이고, 어드레스 스위치 회로(13)는 청구항 1에 있어서의 전환부의 일례이며, 스위치 전환 신호(SW)는 청구항 1에 있어서의 전환 제어 신호의 일례이다. 또, 스위치 유지 회로(12)는 청구항 1에 있어서의 전환 제어부를 구성하며, 청구항 2에 있어서의 기억부의 일례이다.
도 9에 도시하는 제3 실시예의 제어 방법을 실현하기 위한 시스템 구성도 2에서는 제1 실시예의 시스템 구성도 1에 더하여, 상위 신호를 디코드하는 디코더 1 (7)과, 디코드 1(7)의 출력 신호에 하위 신호를 가하여 더 디코드하는 디코더 2(8)를 구비하고 있다. 스위치부(6)에는 디코더 1(7) 및 디코더 2(8)의 출력 신호가 입력되고 있다.
또 여기서는 제1 실시예의 시스템 구성도 1에 있어서의 구성 요소와 같은 기능을 지니고 같은 작용·효과를 발휘하는 구성 요소에 대해서는 동일한 부호를 붙여, 여기서의 설명은 생략한다.
시스템 구성도 2에서는 동작 모드마다 내부 신호에 전파되는 입력 신호의 디코드 폭이 다르다. 예컨대, 모드 A에서는 상위 신호만을 디코드하는 디코더 1(7)의 출력 신호가 내부 신호에 전파되고, 모드 B에서는 상위 신호에서부터 하위 신호까지를 디코드하는 디코더 2(8)의 출력 신호가 내부 신호에 전파된다. 각 동작 모드에 있어서 모드 판정 신호(M, MM)가 다른 경우에는 스위치 전환 신호(SW)가 출력되어 스위치부(6)가 전환된다. 선택된 동작 모드(모드 A 혹은 B)에 적합한 디코더(7 혹은 8)의 출력 신호의 단자가 내부 신호의 단자에 접속된다. 또, 비교의 결과, 동작 모드가 같은 경우에는 스위치 전환 신호(SW)는 출력되지 않고, 스위치부(6)의 접속 상태는 이전의 동작 사이클의 상태를 유지한다.
이상에 설명한 제3 실시예의 시스템 구성도 2에서는 제1 실시예의 시스템 구성도 1과 같은 작용·효과를 발휘한다. 여기서, 스위치 전환 신호(SW)가 출력되지 않더라도, 스위치부(6)는 제1 실시예의 시스템 구성도 1에 있어서의 입력 신호 A 혹은 B 대신에, 디코더 1(7) 혹은 디코더 2(8) 중 어느 한 쪽의 출력 신호의 단자가 항상 내부 신호의 단자에 접속되어 있기 때문에, 내부 신호가 설정되어 있지 않는 일은 없다.
다음에, 도 10의 흐름도에 관해서 설명한다. 도 10에서는 제3 실시예에 따른 제어 방법에 관한 흐름도를 도시한다. 제1 실시예에 따른 제어 방법에 관한 흐름도와 같은 스텝에 관해서는 같은 스텝 번호를 붙여, 여기서의 설명은 생략한다. 도 10에서는 제1 실시예의 흐름도(도 3)에서의 S2 및 S7 대신에, S22 및 S27의 스텝을 갖고 있다. S22에서, 동작 모드 이력의 초기화에 따라 디코드되는 신호의 비트수를 초기화한다. 또, S27에서, 입력에 따른 동작 모드와 동작 모드 이력이 불일치일 때, 디코드되는 신호의 비트수를 변경한다.
이상에 설명한 제3 실시예의 제어 방법에서는 제1 실시예의 제어 방법과 같은 작용·효과를 나타낸다. 여기서, 디코드되는 신호의 비트수의 제어란 예컨대, 복수 비트로 이루어지는 신호 중, 디코드되는 비트수를 전환하고, 그 디코드 결과를 내부 신호에 전파하여, 불필요한 전환 제어를 하지 않고서, 필요 최소한의 제어로 내부 신호에의 디코드 신호의 전환을 행할 수 있다.
여기서, 모드 판정부(3)는 청구항 1에 있어서의 모드 판정부의 일례이고, 스위치부(6)는 청구항 1에 있어서의 전환부의 일례이며, 스위치 전환 신호(SW)는 청구항 1에 있어서의 전환 제어 신호의 일례이다. 또, 모드 이력 유지부(4)와 비교부(5)는 청구항 1에 있어서의 전환 제어부를 구성하고 있다. 이 중 모드 이력 유지부(4)는 청구항 2에 있어서의 기억부의 일례이다.
또, 도 10의 흐름도에서의 S3 및 S4는 청구항 10에서의 모드 판정 공정의 일례이며, S5, S6, S27, S8은 청구항 10에서의 전환 제어 공정의 일례이다.
여기서, 제4 실시예의 반도체 기억 장치(20)를 리프레시 동작을 내장한 DRAM인 의사 SRAM에 대해 적용한 경우의 설명에 앞서서, 의사 SRAM의 메모리 셀 어레이(MARY) 구조에 대해 도 11에 기초하여 설명한다. 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이(MARY)는 행 방향 및 열 방향으로 소정 길이로 구획되고 메모리 셀 블록(MBx)을 1단위로 하여 구성되어 있다. 행 방향은 디코드 회로(15)에서 디코드된 디코드 신호(AD)가 입력되는 로우 디코더(RDEC)에 의해 제 어되고, 열 방향은 칼럼 디코더(CDEC)에 의해 제어된다. 이들 제어에 의해 메모리 셀 블록(MBx)이 선택된다. 구체적으로는 로우 디코더(RDEC) 내의 메인 워드 드라이버(MWD)에 의해 메인 워드선(MWL)이 선택된다. 또, 칼럼 디코더(CDEC)에서 출력되는 블록 선택 신호(CBx)(x=0∼7)에 의해, 활성화되는 메모리 셀 블록(MBx)의 열 방향에서의 위치가 선택된다. 이 블록 선택 신호(CBx)(x=0∼7)에 의해 선택되는 열 위치에 배치되어 있는 서브워드 드라이버(SWD)에 의해, 메인 워드선(MWL)으로부터의 활성화 신호에 기초하여 서브워드선(SWL)이 활성화된다. 메모리 셀 정보는 비트선(BL 혹은 /BL)에 독출되어, 감지 증폭기(S/A)에서 증폭된다.
통상의 데이터 입출력 모드(R/W)에서는 동작시의 저소비 전류화의 요청에 따라, 액세스를 위해 선택되는 메모리 셀 블록(MBx)의 수를 작게 설정하는 것이 바람직하다. 이에 대하여, 리프레시 모드(Ref)에서는 메모리 셀에 있어서의 전하 유지 시간의 제약에 따라 정해진 리프레시 주기의 사양을 만족시킬 필요가 있어, 일정한 수의 메모리 셀을 동시에 리프레시할 필요가 있다. 최근의 대용량화의 경향에 의해, 동시에 리프레시해야 할 메모리 셀의 수는 증가하는 경향에 있다. 따라서, 동시에 활성화하는 메모리 셀 블록(MBx)의 수는 통상의 데이터 입출력 모드(R/W)에서의 수에 비하여 많을 필요가 있다. 예컨대, 도 11에서, 통상의 데이터 입출력 모드(R/W)인 경우에는 블록 선택 신호(CB0)를 선택함으로써 메모리 셀 블록(MB0)을 선택하는 데 비하여, 리프레시 모드(Ref)에서는 전체 블록 선택 신호(CBx)(x=0∼7)를 선택함으로써, 1라인의 메인 워드선(MWL)에서 활성화되는 전체 메모리 셀 블록(MBx)(x=0∼7)이 동시에 선택된다. 또한, 리프레시 모드(Ref)에서는 통상의 데 이터 입출력 모드(R/W)인 경우에 비하여, 선택되는 메모리 셀 블록(MBx)의 수가 많을 것이 조건이며, 전체 메모리 셀 블록(MBx)(x=0∼7)이 동시에 선택되는 경우 외에, 2 블록 이상의 적절한 수의 메모리 셀 블록(MBx)이 동시에 선택되도록 구성하더라도 좋다.
다음에, 제4 실시예의 반도체 기억 장치(20)를 리프레시 동작을 내장한 DRAM인 의사 SRAM에 대해 적용한 경우에 관해서 설명한다. 제2 실시예의 반도체 기억 장치(10)에서의 어드레스 스위치 회로(13) 대신에, 블록 디코드 회로(23)를 갖고 있고, 스위치 전환 신호(SW)에 의해 제어되고 있다. 또, 블록 디코드 회로(23)에의 입력은 내부 어드레스(ADD(Int))이며, 블록 디코드 회로(23)에서 디코드되어 블록 선택 신호(CBx)를 메모리 셀 어레이(16)에 출력하고 있다. 또, 모드 판정 회로(11)와 스위치 유지 회로(12)에 대해서는 제2 실시예의 반도체 기억 장치(10)에 있어서의 구성과 같은 식이며, 여기서의 설명은 생략한다.
제4 실시예의 반도체 기억 장치(20)에서는 동작 모드가 변화된 경우에만 스위치 전환 신호(SW)가 출력되어, 블록 디코드 회로(23)에 입력되어 있는 내부 어드레스(ADD(Int)) 중 디코드하여야 할 비트수를 변경한다. 예컨대, 통상의 데이터 입출력 모드(R/W)에서는 어느 하나의 메모리 셀 블록(MBx)이 선택되고, 리프레시 모드(Ref)에 있어서는 전체 메모리 셀 블록(MBx)(x=0∼7)이 동시에 선택되는 경우, 통상의 데이터 입출력 모드(R/W)에서는 소정 비트수의 내부 어드레스(ADD(Int))가 블록 디코드 회로(23)에 입력되는 반면에, 리프레시 모드(Ref)에서는 내부 어드레스(ADD(Int))를 구성하는 전체 비트가 Don't Care가 되어 블록 디코드 회로(23)에 서의 디코드는 이루어지지 않는다. 이 밖에도, 통상의 데이터 입출력 모드(R/W)에 비하여 리프레시 모드(Ref)에 있어서, 상위 어드레스로부터 보다 적은 비트수를 선택하여 디코드해 주면, 보다 많은 블록 선택 신호(CBx)를 선택할 수 있어, 동작 모드에 따른 블록 선택 신호(CBx)가 출력되게 된다.
도 13은 블록 디코드 회로(23)의 구체예를 도시한다. 편의상 3비트의 내부 어드레스(ADD(Int)) 0 내지 2가 입력되는 경우를 나타내고 있다. 내부 어드레스(ADD(Int)) 0 내지 2를 디코드하는 디코더의 출력 신호가 NAND 게이트의 한 쪽의 입력 단자에 입력되고 있고, 다른 쪽의 입력 단자에는 스위치 전환 신호(SW)가 인버터 게이트를 통해 입력되고 있다. NAND 게이트의 출력 신호는 2단의 인버터 게이트를 통해 블록 선택 신호(CBx)로서 출력된다. 통상의 데이터 입출력 모드(R/W)에서는 스위치 전환 신호(SW)가 로우 논리 레벨이기 때문에, 디코더의 출력 신호가 하이 논리 레벨이 되는 블록 선택 신호(CBx)가 하이 논리 레벨로서 출력되어, 데이터를 입출력하는 메모리 셀 어레이 내의 메모리 셀 블록을 선택한다. 이에 대하여, 리프레시 모드(Ref)에서는 스위치 전환 신호(SW)가 하이 논리 레벨이기 때문에, 디코더의 출력 신호에 상관없이 모든 블록 선택 신호(CBx)가 하이 논리 레벨이 되어, 모든 메모리 셀 블록이 선택된다.
도 14에 도시하는 블록 선택 신호(CBx)의 구체적인 전환의 예는 제2 실시예의 반도체 기억 장치(10)에 있어서의 어드레스 경로의 전환 예(도 8)와 동일한 시퀀스를 가지며, 동일한 스위치 전환 신호(SW)로 제어된다. 도 13의 예에서는 최초의 데이터 입출력 모드(R/W)에서 블록 선택 신호(CBa)가 선택되고, 다음의 데이터 입출력 모드(R/W)에서 블록 선택 신호(CBb)가 선택되고 있다. 이에 대하여 리프레시 모드(Ref)에서는 모든 블록 선택 신호(CBx)(x=0∼n)가 선택된다.
제2 실시예의 반도체 기억 장치(10)의 경우(도 8)와 마찬가지로, 리프레시 모드(Ref) 이외의 상태에서는 통상의 데이터 입출력 모드(R/W)의 모드 판정 신호(M)가 출력되는 설정이므로, 통상의 데이터 입출력 모드의 동작 기간(R/W)에서 스탠바이 기간(SBY)으로의 이행시에 블록 선택 신호(CBx)가 전환되지 않음(도 13 중, (II), (VI))은 물론이고, 리프레시 모드의 동작 기간(Ref)에서 스탠바이 기간(SBY)으로의 이행시에 있어서도 블록 선택 신호(CBx)가 전환되지 않는다(도 13 중, (I), (III)∼(V)). 따라서, 종래 기술에서는 전환되고 있던 리프레시 모드의 동작 기간(Ref)의 종료후의 블록 선택 신호(CBx)의 전환이 대폭 삭감되어, 블록 선택 신호(CBx)의 신호 변경에 의한 블록 디코드 회로(23)의 구동 전류도 대폭 삭감할 수 있다.
이상에 설명한 제4 실시예의 반도체 기억 장치(20)에 따르면, 동작 모드에 따라서, 동작 사이클 시작전의 스탠바이 기간(SBY)이 아니라 동작 사이클 시작 이후의 동작 기간(Ref 혹은 R/W)에서 스위치 전환 신호(SW)가 출력되기 때문에, 동작 사이클 전에 블록 디코드 회로(23)에 접속되는 어드레스의 비트수가 전환되고, 블록 선택 신호(CBx)가 변화되어 액세스되는 메모리 셀 어레이 블록(MBx)이 전환되어, 그 후의 동작 사이클이 시작할 때나 혹은 그 이후의 타이밍에서 또 원래로 돌아가는 일은 없으며, 판정 결과에 따라서 적절한 메모리 셀 어레이 블록(MBx)이 선택된다.
또, 동작 모드의 변화가 없는 한, 이전의 동작 사이클에서의 동작 모드에 따른 스위치 전환 신호(SW)가 유지되고 있다. 그 때문에, 블록 디코드 회로(23)에 접속되는 어드레스의 비트수는 동작 모드마다 다른 비트수 중 어느 하나로 설정되어 소정의 블록 선택 신호(CBx)가 출력되고 있어, 액세스되어야 할 메모리 셀 어레이 블록(MBx)이 설정되어 있지 않는 일은 없다. 또, 스위치 전환 신호(SW)는 동작 사이클간에 동작 모드가 변화되어 블록 디코드 회로(23)에의 어드레스의 비트수가 변경될 때까지는 출력되는 일이 없다.
이상에 의해, 불필요한 스위치 전환 신호(SW)의 출력 등은 없으며, 필요 최소한의 스위치 전환 신호(SW)의 출력에 의해 블록 디코드 회로(23)를 제어할 수 있다. 또, 블록 디코드 회로(23)에 접속되는 어드레스의 비트수가 전환되고 블록 선택 신호(CBx)가 변화되어 액세스하여야 할 메모리 셀 어레이 블록(MBx)의 설정이 이루어지기 때문에, 메모리 셀 어레이 블록(MBx)의 불필요한 전환은 없다. 그 때문에, 메모리 셀에 이르는 각 회로에서의 불필요한 회로 동작을 방지할 수 있다. 또, 블록 디코드 회로(23)로부터의 블록 선택 신호(CBx)의 불필요한 구동을 저감할 수 있다. 따라서, 동작 사이클마다의 불필요한 스위치 전환 신호(SW)의 출력과 그것에 따른 블록 선택 신호(CBx)의 불필요한 전환이 없어져, 전류 소비를 필요 최소한으로 억제할 수 있다.
여기서, 모드 판정 회로(11)는 청구항 1에 있어서의 모드 판정부의 일례이고, 블록 디코드 회로(23)는 청구항 1에 있어서의 전환부의 일례이며, 스위치 전환 신호(SW)는 청구항 1에 있어서의 전환 제어 신호의 일례이다. 또, 스위치 유지 회 로(12)는 청구항 1에 있어서의 전환 제어부를 구성하며, 청구항 2에 있어서의 기억부의 일례이다.
이상에 설명한 제2 및 제4 실시예의 반도체 기억 장치(10, 20)를 합하여 적용함으로써, 의사 SRAM 등의 DRAM에 있어서, 스탠바이 전류에서 차지하는 리프레시 동작시의 소비 전류를 종래 기술의 경우에 비하여, 대략 반 이상으로 저감할 수 있다.
한편, 본 발명은 상기 실시예에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지 개량, 변형이 가능한 것은 물론이다.
예컨대, 본 실시예에서는 반도체 기억 장치를 중심으로 설명을 하고 있으며, 제1 및 제3 실시예에서의 시스템 구성도 1 및 2는 반도체 기억 장치를 포함한 실시예로서, 또 제1 및 제3 실시예에서의 제어 방법은 반도체 기억 장치의 제어 방법을 포함한 실시예로서 설명했지만, 본 발명은 이것에 한정되는 것이 아니라, 각각 다른 내부 상태를 갖는 동작 모드를 복수 갖고 있으며, 동작 사이클마다 동작 모드가 전환되는 구성의 시스템이라면, 반도체 기억 장치 및 그 제어 방법 이외의 시스템에서도 마찬가지로 적용할 수 있다.
(부기 1) 활성화 동작을 행할 때의 내부 상태가 각각 다른 2개 이상의 동작 모드를 갖고 있고,
상기 활성화 동작을 행하는 동작 기간과, 상기 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다, 상기 동작 모드의 판정을 행하는 모드 판정 공정과,
상기 모드 판정 공정에서 판정되는 상기 동작 모드를 기억해 두는 모드 이력 공정과,
상기 모드 판정 공정에서 판정되는 상기 동작 모드와 상기 모드 이력 공정에서 기억되어 있는 이전 동작 사이클의 상기 동작 모드를 비교하는 비교 공정과,
상기 비교 공정에서의 비교 결과에 따른 상기 내부 상태의 전환 절차의 지시를, 상기 동작 사이클 시작전의 스탠바이 기간에는 행하지 않고, 상기 동작 사이클 시작 이후의 동작 기간에서 행하는 전환 제어 공정을 갖는 것을 특징으로 하는 제어 방법.
(부기 2) 상기 전환 제어 공정은,
상기 비교 공정에서 비교되는 비교 결과가 불일치인 경우에만 상기 전환 절차를 지시하는 것을 특징으로 하는 부기 1에 기재한 제어 방법.
(부기 3) 상기 전환 제어 공정은,
연속되는 복수의 동작 사이클에서 동일한 상기 동작 모드가 설정되는 경우에,
상기 복수의 동작 사이클에 있어서의 최초의 동작 사이클에서만 상기 전환 절차를 지시하는 것을 특징으로 하는 부기 1에 기재한 제어 방법.
(부기 4) 상기 전환 절차의 지시란 상기 동작 모드에 따른 상기 내부 상태를 설정하기 위한 제어 신호의 출력이며,
상기 전환 제어 공정에서는 상기 제어 신호를 출력하는 것을 특징으로 하는 부기 1 내지 3의 적어도 어느 한 항에 기재의 제어 방법.
(부기 5) 상기 내부 상태란 내부 신호의 공급 방법이며,
상기 내부 상태의 전환이란 상기 내부 신호의 공급원의 전환인 것을 특징으로 하는 부기 1 내지 4의 적어도 어느 한 항에 기재한 제어 방법.
(부기 6) 상기 내부 상태란 내부 신호의 디코드 상태이며,
상기 내부 상태의 전환이란 상기 디코드 상태에 있어서 디코드되는 상기 내부 신호의 비트수의 전환인 것을 특징으로 하는 부기 1 내지 4의 적어도 어느 한 항에 기재한 제어 방법.
(부기 7) 메모리 셀에의 액세스 동작을 행할 때의 내부 상태가 각각 다른 2개 이상의 동작 모드를 갖는 반도체 기억 장치에 있어서,
상기 액세스 동작을 행하는 동작 기간과, 상기 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다 상기 동작 모드의 판정을 행하는 모드 판정부와,
상기 내부 상태를 전환하는 전환부와,
상기 모드 판정부에서 판정되는 판정 결과에 따라서, 상기 전환부에 전환 제어 신호를 출력하는 전환 제어부를 구비하고,
상기 전환 제어 신호는 상기 동작 사이클 시작전의 스탠바이 기간에서는 출력되지 않고, 상기 동작 사이클 시작 이후의 동작 기간에서 출력되는 것을 특징으로 하는 반도체 기억 장치.
(부기 8) 상기 전환 제어부는,
상기 모드 판정부에서의 판정 결과에 따라서 출력되는 상기 전환 제어 신호 를 유지하는 기억부를 갖추고,
상기 기억부는 상기 모드 판정부에서의 상기 판정 결과가 이전 동작 사이클에 있어서의 판정 결과와 다른 경우에만, 상기 전환 제어 신호를 갱신하는 것을 특징으로 하는 부기 7에 기재한 반도체 기억 장치.
(부기 9) 상기 전환부는 상기 내부 상태 중 어느 하나의 내부 상태로 항상 설정되어 있는 것을 특징으로 하는 부기 7에 기재한 반도체 기억 장치.
(부기 10) 상기 동작 모드란 메모리 셀에의 액세스 모드이며,
상기 내부 상태란 상기 액세스 모드마다 다른 어드레스 공급 경로인 것을 특징으로 하는 부기 7 내지 9의 적어도 어느 한 항에 기재한 반도체 기억 장치.
(부기 11) 상기 액세스 모드는 데이터 입출력 모드와 리프레시 모드를 포함하며,
상기 어드레스 공급 경로는 외부로부터의 공급 경로와 내부 어드레스 카운터로부터의 공급 경로를 포함하는 것을 특징으로 하는 부기 10에 기재한 반도체 기억 장치.
(부기 12) 상기 동작 모드란 메모리 셀에의 액세스 모드이며,
상기 내부 상태란 상기 액세스 모드마다 다른 디코드되어야 할 어드레스의 비트수인 것을 특징으로 하는 부기 7 내지 9의 적어도 어느 한 항에 기재한 반도체 기억 장치.
(부기 13) 상기 비트수는 상기 어드레스에 있어서의 상위 비트에서부터 소정의 하위 비트 위치까지의 비트수인 것을 특징으로 하는 부기 12에 기재한 반도체 기억 장치.
(부기 14) 상기 액세스 모드는 데이터 입출력 모드와 리프레시 모드를 포함하고,
상기 소정의 하위 비트 위치는 상기 리프레시 모드에 있어서의 비트 위치에 비하여, 상기 데이터 입출력 모드에 있어서, 보다 하위의 비트 위치인 것을 특징으로 하는 부기 12 또는 13에 기재한 반도체 기억 장치.
(부기 15) 메모리 셀에의 액세스 동작으로서 데이터 입출력 모드와 리프레시 모드를 갖는 반도체 기억 장치에 있어서,
상기 액세스 동작을 행하는 동작 기간과, 상기 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다 상기 데이터 입출력 모드 혹은 상기 리프레시 모드의 어느 동작 모드인지를 판정하는 모드 판정 회로와,
상기 모드 판정 회로에 의해 판정되는 동작 모드가 이전 동작 사이클에서의 동작 모드와 다른 경우에만, 상기 동작 사이클의 시작 이후의 동작 기간에 있어서 전환 제어 신호를 출력하는 전환 제어 회로와,
상기 데이터 입출력 모드에서 사용되는 외부 어드레스와, 상기 리프레시 모드에서 사용되는 리프레시 어드레스 카운터로부터의 리프레시 어드레스의 어느 한쪽이 디코더 회로에 항상 접속되고, 상기 전환 제어 신호의 출력마다 상기 디코더 회로에의 접속이 전환되는 어드레스 스위치 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
(부기 16) 메모리 셀에의 액세스 동작으로서 데이터 입출력 모드와 리프레시 모드를 갖는 반도체 기억 장치에 있어서,
상기 액세스 동작을 행하는 동작 기간과, 상기 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다, 상기 데이터 입출력 모드 혹은 상기 리프레시 모드의 어느 동작 모드인지를 판정하는 모드 판정 회로와,
상기 모드 판정 회로에 의해 판정되는 동작 모드가 이전 동작 사이클에 있어서의 동작 모드와 다른 경우에만, 상기 동작 사이클의 시작 이후의 동작 기간에 있어서 전환 제어 신호를 출력하는 전환 제어 회로와,
액세스되는 메모리 셀 어레이 블록이 지정될 때, 상기 데이터 입출력 모드에서 디코드되는 어드레스의 제1 비트수와, 상기 제1 비트수에 비하여 적은 비트수로 상기 리프레시 모드에서 디코드되는 어드레스의 제2 비트수의 어느 한 쪽의 비트수가 항상 접속되어, 상기 전환 제어 신호의 출력마다 상기 제1 및 제2 비트수의 접속이 전환되는 블록 디코더 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
(부기 17) 메모리 셀에의 액세스 동작을 행할 때의 메모리 셀의 어드레스 공급 경로가 각각 다른 2개 이상의 동작 모드를 갖는 반도체 기억 장치의 제어 방법에 있어서,
상기 액세스 동작을 행하는 동작 기간과, 상기 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다 상 기 동작 모드의 판정을 행하는 모드 판정 공정과,
상기 모드 판정 공정에 의한 판정 결과에 따른 상기 어드레스 공급 경로의 전환 제어 신호의 갱신을, 상기 동작 사이클 시작전의 스탠바이 기간에는 행하지 않고, 상기 동작 사이클 시작 이후의 동작 기간에서 행하는 전환 제어 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 18) 메모리 셀에의 액세스 동작을 행할 때의 메모리 셀 어레이의 활성화 영역이 각각 다른 2개 이상의 동작 모드를 갖는 반도체 기억 장치의 제어 방법에 있어서,
상기 액세스 동작을 행하는 동작 기간과, 상기 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다, 상기 동작 모드의 판정을 행하는 모드 판정 공정과,
상기 모드 판정 공정에 의한 판정 결과에 따른 상기 활성화 영역의 선택 어드레스 비트수의 전환 제어 신호의 갱신을, 상기 동작 사이클 시작전의 스탠바이 기간에는 행하지 않고, 상기 동작 사이클 시작 이후의 동작 기간에서 행하는 전환 제어 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 19) 상기 전환 제어 공정에서 갱신되는 상기 전환 제어 신호는 유지되고 있고,
상기 모드 판정 공정에서의 상기 판정 결과가 이전 동작 사이클에 있어서의 판정 결과와 다른 경우에만, 상기 전환 제어 신호가 갱신되는 것을 특징으로 하는 부기 17 또는 18에 기재한 반도체 기억 장치의 제어 방법.
(부기 20) 상기 어드레스 공급 경로 중 어느 하나 혹은 상기 활성화 영역을 선택하는 어드레스의 비트수 중 어느 하나는 항상 설정되어 있는 것을 특징으로 하는 부기 17 또는 18에 기재한 반도체 기억 장치의 제어 방법.
(부기 21) 상기 적어도 2개 이상의 동작 모드에는 데이터 입출력 모드 및 리프레시 모드를 포함하는 것을 특징으로 하는 부기 17 또는 18에 기재한 반도체 기억 장치의 제어 방법.
본 발명에 따르면, 복수의 동작 모드를 갖고 있고, 동작 모드마다 요구되는 내부 신호의 전환 제어를 필요 최소한의 제어로 행함으로써 소비 전류의 저감을 도모할 수 있는 반도체 기억 장치 및 그 제어 방법을 제공하는 것이 가능해진다.

Claims (10)

  1. 메모리 셀에의 액세스 동작을 행할 때의 내부 상태가 각각 다른, 2개 이상의 동작 모드를 갖는 반도체 기억 장치에 있어서,
    상기 액세스 동작을 행하는 동작 기간과 상기 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다 상기 동작 모드의 판정을 행하는 모드 판정부와,
    상기 내부 상태를 전환하는 전환부와,
    상기 모드 판정부에서 판정되는 판정 결과에 따라서 상기 전환부에 전환 제어 신호를 출력하는 전환 제어부를 구비하며,
    상기 전환 제어부는 상기 모드 판정부에서의 판정 결과에 따라서 출력되는 상기 전환 제어 신호를 유지하고, 상기 판정 결과가 전(前) 동작 사이클에서의 판정 결과와 다른 경우에만 상기 전환 제어 신호를 갱신하는 기억부를 구비하며,
    상기 전환 제어 신호는 상기 동작 사이클 시작전의 스탠바이 기간에서는 갱신되지 않고 상기 동작 사이클 시작 이후의 동작 기간에서 갱신되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 전환부는 상기 내부 상태 중 어느 한 내부 상태로 항상 설정되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 동작 모드란 메모리 셀에의 액세스 모드이며,
    상기 내부 상태란 상기 액세스 모드마다 다른 어드레스 공급 경로인 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 액세스 모드는 데이터 입출력 모드와 리프레시 모드를 포함하며,
    상기 어드레스 공급 경로는 외부로부터의 공급 경로와 내부 어드레스 카운터로부터의 공급 경로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 동작 모드란 메모리 셀에의 액세스 모드이며,
    상기 내부 상태란 상기 액세스 모드마다 다른 디코드되어야 할 어드레스의 비트수인 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 비트수는 상기 어드레스에 있어서의 상위 비트에서부터 소정의 하위 비트 위치까지의 비트수인 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 액세스 모드는 데이터 입출력 모드와 리프레시 모드를 포함하며,
    상기 소정의 하위 비트 위치는 상기 데이터 입출력 모드에 있어서의 비트 위치가 상기 리프레시 모드에 있어서의 비트 위치에 비하여 보다 하위의 비트 위치인 것을 특징으로 하는 반도체 기억 장치.
  8. 메모리 셀에의 액세스 동작을 행할 때의 메모리 셀의 어드레스 공급 경로가 각각 다른, 2개 이상의 동작 모드를 갖는 반도체 기억 장치의 제어 방법에 있어서,
    상기 액세스 동작을 행하는 동작 기간과 상기 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다 상기 동작 모드의 판정을 행하는 모드 판정 공정과,
    상기 모드 판정 공정에 의한 판정 결과를 유지하고, 상기 판정 결과가 전 동작 사이클에서의 판정 결과와 다른 경우에만 상기 판정 결과를 갱신하는 기억 공정과,
    상기 기억 공정에 의해 유지되어 있는 상기 판정 결과에 따른 상기 어드레스 공급 경로의 갱신을 상기 동작 사이클 시작전의 스탠바이 기간에서는 행하지 않고 상기 동작 사이클 시작 이후의 동작 기간에서 행하는 전환 제어 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  9. 메모리 셀에의 액세스 동작을 행할 때의 메모리 셀 어레이의 활성화 영역이 각각 다른, 2개 이상의 동작 모드를 갖는 반도체 기억 장치의 제어 방법에 있어서,
    상기 액세스 동작을 행하는 동작 기간과 상기 동작 기간 종료에서부터 다음 동작 기간 시작까지의 스탠바이 기간을 1단위로 하여 구성되는 동작 사이클마다 상기 동작 모드의 판정을 행하는 모드 판정 공정과,
    상기 모드 판정 공정에 의한 판정 결과를 유지하고, 상기 판정 결과가 전 동작 사이클에서의 판정 결과와 다른 경우에만 상기 판정 결과를 갱신하는 기억 공정과,
    상기 기억 공정에 의해 유지되어 있는 상기 판정 결과에 따른 상기 활성화 영역의 선택 어드레스 비트수의 갱신을 상기 동작 사이클 시작전의 스탠바이 기간에서는 행하지 않고 상기 동작 사이클 시작 이후의 동작 기간에서 행하는 전환 제어 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
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