CN1417804A - 半导体存储器件、其控制方法以及半导体器件的控制方法 - Google Patents

半导体存储器件、其控制方法以及半导体器件的控制方法 Download PDF

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Abstract

在一种具有多个操作模式并且可以通过所需的最少控制执行对每个模式的内部信号的切换控制而减少消耗的电流的半导体存储器件、其控制方法以及半导体存储器件的控制方法中，提供：地址切换电路(13)，用于在刷新模式时把来自刷新计数器(14)的刷新地址ADD(Ref)作为内部地址ADD(Int)，并且在数据输入/输出模式时把外部地址ADD(R/W)作为内部地址ADD(Int)；模式识别电路(11)，用于识别刷新操作请求信号REQ(Ref)和数据输入/输出请求信号REQ(R/W)，并且输出模式识别信号M；以及切换保持电路，用于根据模式识别信号M输出开关切换信号SW，并且仅仅在模式改变时切换地址切换电路(13)的连接。

Description

半导体存储器件、其控制方法 以及半导体器件的控制方法
技术领域
本发明涉及半导体存储器件，其具有多个操作模式并且能够通过由所需的最小控制执行对于各个操作模式所需的内部信号的切换控制而减少消耗的电流，以及半导体器件的控制方法。
背景技术
通常，无论同步类型/异步类型，用于通过在单元电容器中存储电荷而存储数据的半导体存储器，例如动态随机存取存储器(在下文中简称为DRAM)，除了普通的数据输入/输出操作模式之外还具有刷新操作模式。这些操作具有作为一个单位的所谓操作周期，其中根据外部命令等等，从待机状态执行对存储单元的访问操作，例如数据的输入/输出操作或刷新操作，并且再次返回到待机状态。对每个操作周期已经执行该操作模式的设置，以确定在每个操作周期中要执行哪一种访问操作。
在刷新模式中，需要在预定的时间内相继地重复刷新DRAM中的所有单元。然后，当在没有执行普通的数据输入/输出模式的周期内，通常要继续执行刷新操作。通过所谓的自刷新模式，在同步型DRAM中从进入自刷新命令到退出的每个周期中，或者在异步型DRAM中在RAS之前的CAS的设置周期中，对于各个存储单元连续执行刷新操作，并且内部地址被切换。由于操作模式在该周期中被固定为刷新模式，则对于每个操作周期的操作模式不被确认，并且执行作为要被刷新的对象的存储单元的地址的直接过渡，而不经过中间状态，例如在操作周期之间从内部地址输出的地址内容的复位。
在最近几年，随着便携设备的普及，对设备的功能需求增加，从而需要一种更大容量的存储器来取代通常安装的静态随机存取存储器(在下文中简称为SRAM)。然后，具有内置的刷新功能的DRAM，一种所谓的伪SRAM，已经被使用，其使用与SRAM存储单元相比具有高度集成的DRAM存储单元，并且具有关于对DRAM存储单元特殊的刷新操作的内置控制，从而不需要例如刷新控制器这样的内部控制电路，并且其外部标准与SRAM相当。
根据需要，伪SRAM可以在任何时间自动转变为刷新模式，并且可以执行刷新操作。因此，在内部控制的刷新模式和外部控制的普通数据输入/输出模式中，在任何时候执行该操作，并且不能够在两个操作模式之间建立同步。相应地，该伪SRAM不能够采用连续的刷新操作，其中执行内部地址的直接过渡，而不确认用于每个操作周期的操作模式，并且不同于通常的DRAM，它需要对每个操作周期识别操作模式。因此，需要对于每个操作周期把内部地址的状态切换为特定的状态。
具体来说，例如在外部控制的普通数据输入/输出模式被设置为基本工作模式的情况下，在每次结束刷新模式的操作周期的时候，内部地址的设置被切换为在普通数据输入/输出模式中所需的外部地址。另外，如果采用这种构架，则在操作周期之间设置一种中间复位状态，在每次该刷新模式的操作周期结束时，该内部地址被切换为复位状态。
图15示出表示关于伪SRAM的对于每个操作周期的地址切换的操作波形，其中普通数据输入/输出模式被设置为基本操作模式。选择刷新操作请求信号REQ(Ref)的一个周期是刷新模式的一个操作周期Ref，并且在内部地址计数器中产生的刷新地址ADD(Ref)被传送到内部地址ADD(Int)。另外，选择数据输入/输出请求信号REQ(R/W)的周期是数据输入/输出模式的一个操作周期R/W，其中执行数据的读取/写入，以及从外部输入的一个外部地址ADD(R/W)被传输到内部地址ADD(Int)。
另外，分别在刷新模式和普通数据输入/输出模式的操作周期Ref和R/W中，需要选择一个存储单元块作为一个存储单元激活的单位。由于存储单元被设置为矩阵形式，作为用于选择存储单元块的信号，需要用于选择行地址和列地址的各个方向的信号。它们中的一个信号是块选择信号CBx(x＝0至n)。与从数据保持特性调节刷新周期的刷新模式时间相比，由该信号CBx(x＝0至n)所选择的存储单元块的数目在对外部进行数据的输入/输出的普通数据输入/输出模式的时间内变为较小选择数目，并且它需要以所需的最小消耗电流执行操作。在图15中，在普通数据输入/输出模式时，一个块选择信号CBa或者CBb被启动。另一方面，在刷新模式时，所有块选择信号CBx(x＝0至n)被启动。
在图15中，由于普通数据输入/输出模式是基本操作模式，因此在刷新模式的操作周期Ref结束时，内部地址ADD(Int)和单元块选择信号CBx(x＝0至n)的设置变为普通数据输入/输出模式的外部地址ADD(R/W)以及单元块选择信号CBa或者CBb。
在上文中，该伪SRAM被用作为一个例子，并且以这样的情况为例进行描述，在该情况中，对于内部控制的刷新模式和外部控制的数据输入/输出模式的两个不同的操作模式的每个操作模式，在内部地址和外部地址之间切换地址。并且在其它半导体器件中，存在一种情况，其中通过在每个操作模式执行地址切换而代表内部状态的切换。
但是，在常规的伪SRAM中，即使在刷新模式之后的下一个操作周期是普通的数据输入/输出模式，作为在它们之间的等待周期SBY中的内部地址ADD(Int)，如图15的区域(A)所示，可能会设置不需要的外部地址ADD(R/W)的地址值(B1或B2)。在此时，从刷新地址ADD(Ref)的地址值(A1或A4)到不需要的地址值(B1或B2)的切换操作，以及在普通的数据输入/输出模式时，从不需要的地址值(B1或B2)到地址值(B2或B3)的切换操作是不必要的操作，并且导致消耗了不必要的电能，这是一个要解决问题。
这种切换到内部地址ADD(Int)的连接还出现在例如图15的区域(B)的操作状态中，其中刷新模式继续经过多个操作周期。在这种情况中，由于刷新模式的操作继续作为伪SRAM中的操作，所需作为内部地址ADD(Int)的地址值是来自刷新地址ADD(Ref)的地址值A2至A4。但是，在刷新模式的等待周期SBY中，该地址从外部地址ADD(R/W)切换到地址值B2，并且由于该流程导致的不必要操作消耗了电能，这是一个要解决问题。
发明内容
本发明要解决现有技术中的问题，并且其一个目的是提供一种半导体存储器件、其控制方法以及半导体器件的控制方法，该半导体存储器件具有多个操作模式并且可以通过所需的最少控制执行对于各个操作模式所需的内部信号的切换控制而减少消耗的电流。
为了实现上述目的，根据本发明一个方面的半导体存储器件是这样一种半导体存储器件，其中在执行对存储单元的存取操作时，内部状态具有两个或多个不同的操作模式，并且该半导体存储器件包括：模式识别部分，用于在每个操作周期识别一个操作模式，该操作周期(operation cycle)由用于执行存取操作的一个操作期和从该操作期(operation period)结束到下个操作期开始的等待期(stand-by period)作为一个单位所构成；切换部分，用于在内部状态之间切换；以及切换控制部分用于根据在模式识别部分获得的识别结果，把切换控制信号输出到切换部分，其中在操作周期开始之前的等待期中，不输出该切换控制信号，而是在该操作周期开始之后的操作期中输出该信号。
在该半导体器件中，模式识别部分识别在操作周期中的一个操作模式，并且切换控制部分根据模式识别部分的识别结果，把该切换控制信号输出到用于在内部状态之间切换的切换部分。在此时，在操作周期开始之前的等待期中，不输出该切换控制信号，而是在该操作周期开始之后的操作期中输出该信号。
由此，根据操作模式的识别结果，在操作周期开始之前的等待期中，不输出该切换控制信号，而是在该操作周期开始之后的操作期中输出该信号，从而不出现这样一种状态，即在操作周期之前输出切换控制信号，以及在后续的操作周期开始时或者在以后的时序中，进一步切换该切换控制信号，并且根据识别结果在适当的时序输出适当的切换控制信号。不会造成不必要的切换控制信号的输出、该信号的切换等等，切换部分可以通过所需最小控制信号的输出而控制，并且可以把由于信号切换所导致的电流消耗减少到最小。
另外，根据本发明另一个方面的半导体存储器件是这样一种半导体存储器件，其具有数据输入/输出模式和刷新模式，作为对存储单元的访问操作，其中包括：模式识别电路，用于在每个操作周期识别数据输入/输出模式和刷新模式，该操作周期由用于执行存取操作的一个操作期和从该操作期结束到下个操作期开始的等待期作为一个单位所构成；切换控制电路，用于仅仅在由模式识别电路所识别的操作模式不同于以前操作周期中的操作模式的情况下，在该操作周期开始之后的操作期中输出一个切换控制信号；以及地址切换电路，用于在切换控制信号的每个输出中切换该地址到解码电路的连接，而用于数据输入/输出模式中的外部地址和用于刷新模式中来自刷新地址计数器的刷新地址中的一个地址总是连接到解码电路。
在半导体存储器件中，该模式识别电路识别在操作周期中的一个操作模式，并且切换控制电路根据模式识别电路的识别结果更新该切换控制信号。接收切换控制信号的地址切换电路把外部地址或刷新地址中的一个地址连接到解码电路。在操作周期开始之前，切换控制信号不被在等待期中更新，而是在操作周期开始之后的操作期中更新。
另外，根据本发明第三个方面的半导体存储器件是这样一种半导体存储器件，其具有数据输入/输出模式和刷新模式，作为对存储单元的访问操作，其中包括：模式识别电路，用于在每个操作周期识别数据输入/输出模式和刷新模式，该操作周期由用于执行存取操作的一个操作期和从该操作期结束到下个操作期开始的等待期作为一个单位所构成；切换控制电路，用于仅仅在由模式识别电路所识别的操作模式不同于以前操作周期中的操作模式的情况下，在该操作周期开始之后的操作期中输出一个切换控制信号；以及块解码电路，其中当一个要被存取的存储单元阵列块被指定时，总是连接对于在数据输入/输出模式中解码的地址的第一位数，或者比数位的第一位数小的对于在刷新模式中解码的地址的第二位数，并且在切换控制信号的每次输出时，该连接在第一位数和第二位数之间交替切换。
在半导体存储器件中，该模式识别电路识别在操作周期中的一个操作模式，并且根据模式识别电路的识别结果，切换控制电路更新该切换控制信号。接收该切换信号的块解码电路切换并连接第一位数或第二位数。该切换控制信号不在操作周期开始之前的等待期中更新，而是在操作周期开始之后的操作期中更新。
由此，根据操作模式的识别结果，选择一个地址提供路径或者选择一个对于用来选择存储单元阵列的激活部分的地址的位数的切换控制信号不在操作周期开始之前的等待期中更新，而是在操作周期开始之后的操作期中更新，并且不出现这样的一个状态，其中在操作周期之前该切换控制信号被输出，并且该切换控制信号进一步在后续的操作周期开始时或者之后的时间中切换，以及一个适当的切换控制信号被根据识别的结果在适当的时序输出。不会导致不必要的切换控制信号的输出、信号的切换等等，该切换部分可以通过所需最小切换控制信号的输出而控制，并且可以把由于信号切换所导致的电流消耗减少到最小。
另外，根据本发明一个方面的半导体存储器件的控制方法是这样一个半导体存储器件的控制方法，其中在执行对存储单元的存取操作时，地址提供路径具有两个不同的操作模式，其中包括：模式识别处理，用于在每个操作周期识别一个操作模式，该操作周期由用于执行存取操作的一个操作期和从该操作期结束到下个操作期开始的等待期作为一个单位所构成；以及切换控制处理，用于根据在模式识别处理的识别结果，不是在操作周期开始之前的等待期中，而是在该操作周期开始之后的操作期中，更新选择一个地址提供路径的切换控制信号。
在该半导体存储器件的控制方法中，在操作周期中的操作模式被在模式识别处理中识别，并且选择一个地址提供路径的切换控制信号被根据模式识别处理的结果在切换控制处理中更新。在此时，该切换控制信号不被在操作周期开始之前的等待期中更新，而是在操作周期开始之后的操作期中更新。
另外，根据本发明另一个方面的半导体存储器件的控制方法是这样一种半导体存储器件的控制方法，其中在执行对存储单元的存取操作时，存储单元阵列的激活部分具有两个不同的操作模式，其中包括：模式识别处理，用于在每个操作周期识别一个操作模式，该操作周期由用于执行存取操作的一个操作期和从该操作期结束到下个操作期开始的等待期作为一个单位所构成；以及切换控制处理，用于根据在模式识别处理的识别结果，不是在操作周期开始之前的等待期中，而是在该操作周期开始之后的操作期中，更新选择该激活部分的一个地址位数的切换控制信号。
在该半导体存储器件的控制方法中，在操作周期中的操作模式被在模式识别处理中识别，并且根据模式识别处理的识别结果，选择该存储单元阵列的激活部分的一个地址位数的切换控制信号被在切换控制处理中更新。在此时，该切换控制信号不被在操作周期开始之前的等待期中更新，而是在操作周期开始之后的操作期中更新。
由此，根据操作模式的识别结果，选择一个地址提供路径或者选择一个用来选择存储单元阵列的激活部分的地址的位数的切换控制信号不在操作周期开始之前的等待期中更新，而是在操作周期开始之后的操作期中更新，并且不出现这样的一个状态，其中在操作周期之前该切换控制信号被输出，并且该切换控制信号进一步在后续的操作周期开始时或者之后的时间中切换，以及一个适当的切换控制信号被根据识别的结果在适当的时序输出。不会导致不必要的切换控制信号的输出、信号的切换等等，该切换部分可以通过所需最小切换控制信号的输出而控制，并且可以把由于信号切换所导致的电流消耗减少到最小。
另外，根据本发明一个方面的控制方法，其中在执行激活操作时，内部状态具有两个操作模式，其中包括：模式识别处理，用于在每个操作周期识别一个操作模式，该操作周期由用于执行激活操作的一个操作期和从该操作期结束到下个操作期开始的等待期作为一个单位所构成；模式记录处理，用于存储在模式识别处理中识别的一个操作模式；比较处理，把在模式识别处理中识别的一个操作模式与存储在该模式记录处理中的前一个操作周期的一个操作模式相比较；以及切换控制处理，用于根据比较处理中的比较结果，不是在操作周期开始之前的等待期中，而是在该操作周期开始之后的操作期中，在内部状态中给出一个切换处理指令。
在该控制方法中，操作周期的操作模式被在模式识别处理中识别，在模式识别处理中识别的操作模式被与存储在模式记录处理中的前一个操作周期的操作模式相比较，以及根据该比较结果给出在内部状态中的切换处理指令。该指令不是在操作周期开始之前的等待期中给出，而是在操作周期开始之后的操作期中给出。
由此，根据操作模式的识别结果，在内部状态中的切换处理指令不在操作周期开始之前的等待期中给出，而是在操作周期开始之后的操作期中给出，从而不出现这样的一个状态，即该切换处理指令在操作周期之前给出，并且该切换处理指令进一步在后续的操作周期开始时或者之后的时间中给出，以及一个适当的指令被根据识别的结果而执行。在此不出现不必要的切换控制指令，选择一个内部状态的切换可以通过所需最少指令而控制，并且可以把由于信号切换所导致的电流消耗减少到最小。
从下文结合附图的详细描述中，本发明的上述和其它目的和新的特征将变得更加清楚。但是，应当知道附图仅仅用于说明的目的，而不是对本发明的限制。
附图简述
图1为示出用于实施第一实施例的控制方法的系统结构方框图。
图2示出表示第一实施例的系统结构图的操作的操作波形。
图3为示出第一实施例的控制方法的流程图。
图4为示出第二实施例的半导体存储器件的方框图。
图5为示出在第二实施例的半导体存储器件中的模式识别电路的电路图。
图6为第二实施例的半导体存储器件中的切换保持电路的电路图。
图7为第二实施例的半导体存储器件中的地址切换电路的电路图。
图8示出第二实施例的半导体存储器件的操作的操作波形。
图9为示出实现第三实施例的控制方法的系统结构方框图。
图10为示出第三实施例的控制方法的流程图。
图11为示出DRAM存储阵列结构的方框图。
图12为示出第四实施例半导体存储器件的方框图。
图13为示出第四实施例的半导体存储器件中的块解码电路的电路图。
图14为示出第四实施例的半导体存储器件的操作的操作波形。
图15示出表示常规操作的常规操作波形。
具体实施方式
在下文中，将参照图1至14描述第一至第四实施例，其体现本发明的半导体存储器件及其控制方法以及半导体器件的控制方法。
在图1中所示用于实现第一实施例的控制方法的系统结构图中，每个模式A和B是插入在等待期之间的操作期中的一个操作模式。系统结构图1包括模式识别部分3，在每个操作周期中把用于适当地设置两个操作模式中的一个模式的指令信号输入到该模式识别部分中，其中该操作周期以一个操作期和一个等待期为一个单位，以及模式记录保持部分4，用于保持从模式识别部分3输出的模式识别信号M。另外，从模式识别部分3输出的模式识别信号M和保持在模式记录保持部分4中的前一个操作周期的模式识别信号MM被输入到比较部分5，并且一个开关切换信号SW被作为一个比较结果而输出。输入信号A和输入信号B中的一个被通过切换部分6而切换，并且被传送并作为一个内部信号。从比较器部分5输出的开关切换信号SW被输入到该切换部分6。
在系统结构图1中，被传送并作为内部信号的输入信号在每个操作模式中切换。输入信号A被传送并作为模式A中的内部信号，并且输入信号B被传送并作为模式B中的内部信号。在切换部分6中，输入信号A的一端的内部信号的一端，或者输入信号B的一端和内部信号的端子总是连接的，并且不出现这样的状态，即内部信号的端子处于开路状态并且输入信号变得不确定。该连接控制由模式识别部分3、模式记录保持部分4和比较部分5所执行。
在操作周期中，模式识别部分3识别模式A和B的输入的操作模式指令信号，并且输出模式识别信号M。模式识别信号M被输入到比较部分5，并且与保持在模式记录保持部分4中的前一个操作周期的模式识别信号MM相比较。作为该比较的结果，在模式识别信号M和MM互不相同的情况下，开关切换信号SW被输入以切换切换部分6的开关，并且适应于所选择操作模式(模式A或B)的输入信号(输入信号A或B)的端子被连接到内部信号的端子。另外，作为比较的结果，在该操作模式互为相同的情况下，不输出开关切换信号SW，并且切换部分6的连接状态保持以前操作周期的状态。
在此，还可以使该开关切换信号SW作为一个静态信号，用于根据连接方向把预定逻辑电平输出到切换部分6。例如，这种设置可以使得在与输入信号A的端子相连接的情况中输出高逻辑电平，并且在与输入信号B的端子相连接的情况中输出低逻辑电平。另外，通过切换部分6的结构，还可以采用这样的结构，即通过开关切换信号SW的脉冲驱动而控制连接目标的设置，并且在该设置之后，还在开关切换信号SW的脉冲信号结束之后保持连接状态。在这种情况中，开关切换信号仅仅作为在操作周期之间切换操作模式的情况中，以及在操作模式没有切换的情况中输出的脉冲，不必须输出该开关切换信号SW，并且切换部分6可以在以前的操作周期中保持连接状态。
图2示出根据该操作模式的切换部分6的切换状态。在模式A或模式B的指令信号被设置在高逻辑电平的时间段是一个操作期，并且与这两个信号都处于低逻辑电平并且不给出操作模式的指令的等待期相结合，构成一个操作周期。在此，示出切换部分6被开关切换信号SW的脉冲驱动所切换的情况。现在，假设在设置模式B的操作周期之后的下一个操作周期中选择模式A，则输入信号A具有高逻辑电平。由于该操作模式从模式B变为模式A，因此开关切换信号SW是通过模式识别信号M和MM的比较而驱动的脉冲，正脉冲信号被输出以切换切换部分6，并且高逻辑电平的输入信号A被传送并作为内部信号。即使模式A的操作期结束并且进入等待期，切换部分6的连接状态也继续保持(在图2，(1))。
在下一个操作周期中，设置模式B。由于该操作模式从模式A变为模式B，因此开关切换信号SW是通过模式识别信号M和MM的比较而驱动的脉冲，正脉冲信号被输出以切换切换部分6，并且低逻辑电平的输入信号B被传送并作为内部信号。即使模式B的操作期结束并且进入等待期，切换部分6的连接状态也继续保持(在图2，(2))。
在三个周期的后续操作周期中，继续设置模式A。在第一操作周期中，由于操作模式从模式B变为模式A，因此开关切换信号SW是通过模式识别信号M和MM的比较而驱动的脉冲，正脉冲信号被输出以切换切换部分6，并且高逻辑电平的输入信号A被输入并作为内部信号。切换部分6的连接状态在等待期中也继续保持。在后续的第二和第三个操作周期中，由于模式A的操作模式继续保持，因此开关切换信号SW不是通过模式识别信号M和MM的比较而驱动的脉冲。由于正脉冲信号不被从开关切换信号SW输出，因此切换部分6的连接不被切换，并且该连接状态保持在输入信号A的端子和内部信号的端子之间。在该时间段中，尽管输入信号A根据操作周期从低逻辑电平变为高逻辑电平，由于切换部分6的连接状态被保持，因此输入信号A被原样地传送并作为内部信号(在图2，(3))。
在后续的操作周期中，再次设置模式B。由于操作模式从模式A变为模式B，因此开关切换信号SW是通过模式识别信号M和MM的比较而驱动的脉冲，正脉冲信号被输出以切换切换部分6，并且低逻辑电平的输入信号B被传送并作为内部信号。即使当模式B的操作期结束并且等待期开始时，切换部分6的连接状态也继续保持。
根据上述第一实施例的系统结构图1，在操作周期中，根据对于该操作模式是模式A还是模式B的识别结果，在操作周期开始之前的等待期中不输出开关切换信号SW，而是在操作周期开始之后的操作期中输出该信号。因此，没有出现这样一种情况，即开关切换信号SW在操作周期之前被输出，以及在后续的操作周期开始时或者以后的时间中进一步输出该开关切换信号SW，并且根据模式识别信号M，在适当的时序输出适当的开关切换信号SW。
另外，在模式记录保持部分4中保持以前操作周期中的模式识别信号MM，以及直到在后续的操作周期中输出不同的模式识别信号M为止，不更新该开关切换信号SW，并且比较部分5判断模式识别信号M和MM互不相同。可以减少不必要的开关切换信号SW的输入，并且可以把由此所导致的电流消耗减少到最小。
另外，即使不输出开关切换信号SW，由于输入信号A和B中的一个输入信号的端子总是在切换部分6中连接到内部信号的端子，因此内部信号不会变得不确定。
接着，将描述图3的流程图。图3示出关于第一实施例的控制方法的流程图。该流程图示出根据操作模式的切换开关的切换控制。在步骤(在下文中简称为S)1中，操作模式记录被初始化，并且操作模式记录存储部分D1被初始化。另外，切换开关被设置到初始化位置(S2)。在该状态中，等待操作模式信号的输入(S3)，并且根据该输入识别操作模式(S4)。识别结果被与存储在操作模式记录存储部分第一中存储的操作模式记录相比较(S5)，如果它们相互不一致(S6：是)，不执行切换控制，并且该处理返回到S3并等待下一个操作模式信号的输入。在不一致的情况中(S6：否)，切换开关的连接位置被移动(S7)，操作模式记录存储部分D1的内容被更新(S8)，并且该处理返回到S3。
根据上述第一实施例的控制方法，操作模式识别的识别结果(S4)被与存储在操作模式记录存储部分D5中的以前操作周期的操作模式记录相比较(S5)，并且适当的切换控制的指令被根据该结果而给出(S6)。在该比较结果表示相一致的情况中(S6：是)，不执行切换控制，并且不给出不必要的切换控制的指令。仅仅在该比较结果表示不一致的情况中，才执行该切换控制(S6：否)。相应地，可以通过所需的最少指令执行该切换控制。
另外，在多个连续的操作周期中设置相同的操作模式的情况中，仅仅在多个操作周期中的第一个操作周期内执行切换控制(S6：否)，并且不在后续的操作周期中执行切换控制(S6：是)。在第一个操作周期中完成切换控制之后，可以减少不必要切换控制的指令。
切换开关的切换控制例如是内部信号的提供源的切换，并且不需要执行不必要的切换控制并且通过所需的最少控制，可以执行内部信号的提供源的切换。
在此，模式识别部分3是权利要求1中的模式识别部分的一个例子，以及权利要求9中的模式识别电路的一个例子。另外，切换部分6是权利要求1中的切换部分的一个例子，以及权利要求9中的地址切换电路的一个例子。另外，开关切换信号SW是权利要求1和9中的切换控制信号的一个例子。另外，模式记录保持部分4和比较器部分5构成权利要求1中的切换控制部分，并且构成权利要求9中的切换控制电路。其中，模式记录保持部分4是权利要求2中的记录部分的一个例子。
另外，图3的流程图中的S3和S4表示权利要求11中的模式识别处理的一个例子，以及S5至S8表示权利要求11中的切换控制处理的一个例子。
接着，将给出一个例子的描述，其中第二实施例的半导体存储器件10被应用于作为具有内部刷新操作的DRAM的伪SRAM。这是对普通数据输入/输出模式和刷新模式这两个模式之间的地址切换控制的一个应用例子。在图4中，提供一个地址切换电路13，对该电路输入来自用于在刷新模式中提供地址的刷新地址计数器14的刷新地址ADD(Ref)以及在普通数据输入/输出模式时从来不输入的外部地址ADD(R/W)，并且把这两个地址中的一个对传送并作为内部地址ADD(Int)。作为刷新地址ADD(Ref)和外部地址ADD(R/W)中的一个的内部地址ADD(Int)被输入到解码电路15，并且作为解码信号AD控制存储单元阵列16。
另外，提供一个模式识别电路11，对该电路输入两个操作模式的指令信号，即，刷新操作请求信号REQ(Ref)和数据输入/输出请求信号REQ(R/W)，以及提供一个开关保持电路12，对该电路输入从模式识别电路11输出的模式识别信号M以及数据输入/输出请求信号REQ(R/W)。开关切换信号SW被从开关保持电路12输出到地址切换电路13。
在第二实施例的半导体存储器件10中，表示一个操作模式是否为普通数据输入/输出模式或者刷新模式的请求信号被模式识别电路11在每个操作周期中识别，该操作周期由存取预定存储单元以执行数据输入/输出操作或者刷新操作的操作期，以及从存取操作结束到下一个操作期开始时的等待期所构成。在普通数据输入/输出模式的情况中，数据输入/输出请求信号REQ(R/W)被输出，并且在刷新模式的情况中，刷新操作请求信号REQ(Ref)被输入，并且模式识别信号被输入作为表示设置哪一个操作模式的识别信号。
图5示出模式识别电路11的一个具体例子。数据输入/输出请求信号REQ(R/W)被通过反相器门输入到NAND门的一个输入端，被反相器门所反相，并且被作为模式识别信号M而输出。相应地，当输入高逻辑电平的数据输入/输出请求信号REQ(R/W)时，模式识别信号M变为低逻辑电平，并且普通数据输入/输出模式被设置为操作模式。即使该普通数据输入/输出模式结束，并且数据输入/输出请求信号REQ(R/W)被反相为低逻辑电平，如果刷新操作请求信号REQ(Ref)不被输入，则至少一个NAND门的输入端处于低逻辑电平，并且该低逻辑电平被保持作为模式识别信号M。
另一方面，刷新操作请求信号REQ(Ref)被输入到由交叉耦合的NAND门所构成的触发电路的置位输入端，然后它被输入到与输入数据输入/输出请求信号REQ(R/W)的NAND门的输入端不同的另一个输入端，被该反相器门所反相，并且被输入作为模式识别信号M。该模式识别信号M被通过包含CR延迟元件的三级反相器延迟电路输入到该触发电路的复位输入端。相应地，当输入高逻辑电平的刷新操作请求信号REQ(Ref)时，该触发电路被置位，并且输出高逻辑电平。在此时，在不输入数据输入/输出请求信号REQ(R/W)的情况中，NAND门的两个输入端具有高逻辑电平，从而模式识别信号M具有高逻辑电平，并且该刷新模式被设置为操作模式。在数据输入/输出请求信号REQ(R/W)或刷新操作请求信号REQ(Ref)被置位的时间段中，这些情况的模式识别信号M被置位。
当刷新模式结束并且刷新操作请求信号REQ(Ref)被反相为低逻辑电平时，触发电路在由反相器延迟电路所确定的延迟时间之后被复位，从而从出发电路输出低逻辑电平的信号，并且模式识别信号M被反相为低逻辑电平。也就是说，在刷新模式中，在输入高逻辑电平的刷新操作请求信号REQ(Ref)的时间段中，并且仅仅在该时间段结束之后由反相器延迟电路所确定的延迟时间过程中，模式识别信号M具有高逻辑电平，并且表示刷新模式。
在同时输入数据输入/输出请求信号REQ(R/W)和刷新操作请求信号REQ(Ref)的情况中，该触发电路被刷新操作请求信号REQ(Ref)所置位。但是，由于NAND门的一个输入端被数据输入/输出请求信号REQ(R/W)设置在低逻辑电平，因此模式识别信号M具有低逻辑电平。也就是说，对普通的数据输入/输出模式给予优先权，并且表示该操作模式。在此，如果与数据输入/输出请求信号REQ(R/W)的高逻辑电平持续时间相比，反相器延迟路径的延迟时间被设置为较长，则在从数据输入/输出请求信号REQ(R/W)结束到被来自反相器延迟电路的延迟信号所复位的时间段中，触发电路的输出信号处于置位状态，并且作为模式识别信号M，输出高逻辑电平的脉冲信号，并且设置刷新模式。
从模式识别电路11输出的模式识别信号M与数据输入/输出请求信号REQ(R/W)一同被输入到开关保持电路12，并且在每次切换操作模式时输出开关切换信号SW。
图6示出开关保持电路12的具体例子。模式识别信号M和数据输入/输出请求信号REQ(R/W)被分别通过反相器门输入到由NAND门所构成的触发电路的置位和复位输入端。来自触发电路的输出信号被通过两级反相器门输出作为开关切换信号SW。相应地，如果模式识别信号M被设置在高逻辑电平，则触发电路被置位，并且开关切换信号SW被设置在高逻辑电平。在数据输入/输出请求信号REQ(R/W)被设置在高逻辑电平的情况中，高逻辑电平的模式识别信号M不被从模式识别电路11输出，并且触发电路被复位，从而开关切换信号SW被设置在低逻辑电平。在继续相同的操作模式的情况中，由于置位信号或复位信号中的一个被输入到触发电路，则输出信号不被反相。相应地，开关切换信号SW的逻辑电平不被在该时间段中反相。
从开关保持电路12输出的开关切换信号SW被输入到地址切换电路13，并且根据开关切换信号SW的逻辑电平，地址路径的连接被切换，从而从刷新地址计数器14输出的刷新地址ADD(Ref)或者从外部输入的外部地址ADD(R/W)被传送到内部地址ADD(Int)。
图7示出地址切换电路13的一个具体例子。刷新地址ADD(Ref)的地址路径和内部地址ADD(Int)的地址路径，以及外部地址ADD(R/W)的地址路径和内部地址ADD(Int)的地址路径分别被传输门所连接。从开关切换信号SW所获得的一对互补信号被作为各个传输门的控制信号而输入。由于各个路径被交替地连接，因此控制信号的输入关系变为在传输门之间的互补关系。也就是说，在刷新地址ADD(Ref)和内部地址ADD(Int)相连接的情况中，执行控制使得传输门在开关切换信号SW处于高逻辑电平的情况下导通。在外部地址ADD(R/W)和内部地址ADD(Int)相连接的情况中，执行控制使得传输门在开关切换信号SW处于低逻辑电平的情况下导通。
在此，在继续相同操作模式的情况中，由于开关切换信号SW的逻辑电平不改变，因此地址切换电路13的连接状态不改变。在继续普通数据输入/输出模式的操作周期过程中，内部地址ADD(Int)保持在与外部地址ADD(R/W)相连接的状态，并且在继续刷新模式的操作周期的时间段中，内部地址ADD(Int)保持与刷新地址ADD(Ref)相连接的状态。
图8示出地址路径切换的一个具体例子。普通数据输入/输出模式的操作期R/W和刷新模式的操作期Ref存在于等待期SBY的两端，并且该操作周期由操作期R/W或Ref与等待期SBY所构成。
现在，假设在普通数据输入/输出模式R/W被复位的下一个操作周期中选择刷新模式Ref。由于操作模式变为刷新模式Ref，则刷新操作请求信号REQ(Ref)被输入到模式识别电路11，并且模式识别信号M被反相为高逻辑电平。开关保持电路12的触发电路被高逻辑电平的模式识别信号M输入所置位，并且输出高逻辑电平的开关切换信号SW。地址切换电路13的连接被开关切换信号SW切换到刷新地址ADD(Ref)，并且内部地址ADD(Int)被从地址值B1切换到刷新地址ADD(Ref)的地址值A1。
当刷新模式的操作期Ref结束时，在模式识别电路11中，刷新操作请求信号REQ(Ref)被转换为低电平，该触发电路被来自反相器延迟电路的模式识别信号M的反相延迟信号所复位，并且该模式识别信号M被反相为低电平。但是，以后由于开关切换信号SW在开关保持电路12中保持相同的逻辑电平，因此即使当刷新模式的操作期Ref结束并且开始等待期SBY时，地址切换电路13的连接状态被保持，并且地址值A1被保持(在图8中，(I))。
在下一个操作周期中，普通数据输入/输出模式R/W被复位。在前一个操作周期中的操作期Ref结束之后，模式识别信号M已经被反转为低逻辑电平。因此，开关保持电路12的触发电路被数据输入/输出请求信号REQ(R/W)反转为高逻辑电平，并且开关切换信号SW被反转为低逻辑电平。由此，地址切换电路13的连接从刷新地址ADD(Ref)切换为外部地址ADD(R/W)，并且内部地址ADD(Int)被从地址值A1切换为外部地址ADD(R/W)的地址值B2。
当普通数据输入/输出模式的操作期R/W结束时，数据输入/输出请求信号REQ(R/W)被转换为低电平，但是，模式识别信号M的逻辑电平不被改变并且保持低电平。尽管复位信号在开关保持电路12中结束，由于作为复位信号的模式识别信号M还保持在低逻辑电平，开关切换信号SW保持相同的逻辑电平，即使普通数据输入/输出模式的操作期R/W结束并且等待期SBY开始时，地址切换电路13的连接状态被保持，并且地址值B2被保持(在图8中，(II))。
在后续的三个操作周期中，刷新模式继续保持。刷新操作请求信号REQ(Ref)被在每个操作周期中输入到模式识别电路11，并且模式识别信号M被设置在高逻辑电平，并且在每次刷新模式的操作期Ref结束以及等待期SBY开始时，该模式识别信号M被反相为低逻辑电平。在开关保持电路12中，模式识别信号M被在每个操作周期中输入作为置位信号。但是，由于在该过程中数据输入/输出请求信号REQ(R/W)保持低电平，在第一操作周期中对触发电路置位之后，包括等待期SBY的状态被保持。相应地，在第一操作周期中把开关切换信号SW反相为高逻辑电平之后，在这三个连续周期中，它继续保持高逻辑电平。在地址切换电路13中，内部地址ADD(Int)连接到刷新地址ADD(Ref)的状态被保持，并且即使在各个操作周期的等待期SBY中，地址值被保持在地址值A2、A3和A4。(在图8中，(III至V))。
在后续的操作周期中，当普通数据输入/输出模式被再次设置时，数据输入/输出请求信号REQ(R/W)被转换为高电平，并且开关切换信号SW被转换为低逻辑电平。地址切换电路13的连接被从刷新地址ADD(Ref)切换到外部地址ADD(R/W)，并且内部地址ADD(Int)从地址值A4切换到B3。即使操作期R/W，开关切换信号SW保持相同的逻辑电平，即使当普通数据输入/输出模式的操作期R/W结束并且等待期SBY开始时，地址切换电路13的连接状态被保持，并且地址值B3被保持(在图8中，(VI))。
与模式识别电路11相同，在除了刷新模式之外的状态中，输出普通数据输入/输出模式的模式识别信号M的设置中，并且在现有技术中，在从普通数据输入/输出模式从操作期R/W过渡到等待期SBY时，地址连接不被切换。但是，由于第一实施例的具体例子10具有开关保持电路12，除此之外，还在从刷新模式的操作期Ref过渡到等待期SBY时，地址连接不被切换。相应地，与现有技术相比大大地减少了在刷新模式的操作期Ref结束之后的地址切换。这大大地减少了在地址路径上的地址数位从内部地址ADD(Int)切换到存储单元的切换频率，并且大大减少了由该切换所导致的电路操作。另外，还减少了用于控制地址切换电路13的连接切换的开关切换信号SW输出，并且还大大减少在开关保持电路12中的开关切换信号SW的驱动电流。
下面将通过使用在一个刷新周期中的具体数据描述地址位切换频率减少的程度。假设在刷新模式Ref中的刷新地址ADD(Ref)总位数为13为。另外，假设外部地址ADD(R/W)的地址值被固定。首先，计算在现有技术中数值切换的总数T0。
在x位的地址的逻辑电平被改变的情况下，组合位数TB0(x)变为
TB0(x)＝13Cx＝13！/(x！*(13-x)！)(位)
相应地，由于切换位的总数为从1位到13位的各个组合位数TB0(x)的总和TB0，则变为：
[表达式1] TB 0 = Σ x = 1 13 x × TB 0 ( x ) = 53247 (位)
在刷新模式Ref中，由于当下一个操作周期开始时，在等待期SBY中切换的地址连接被再次切换，因此地址位的逻辑电平的切换的总数T0变为：
T0＝TB0*2＝106494(次)
另一方面，在第一实施例的具体例子10中，不出现在刷新模式的操作期Ref和等待期SBY之间的地址切换。仅仅通过从作为一个二进制计数器的刷新地址计数器14输出的刷新地址ADD(Ref)的增量运算，而切换刷新地址ADD(Ref)。相应地，数位切换的总数T与组合位数TB(x)的总和TB相一致，其中x位的逻辑电平被改变。在此，最低有效位被依次增加，从而通过二进制计数器中的地址增量而执行数位改变。相应地，在地址的x位的逻辑电平被改变为与由增量运算所执行的数字为x的情况相一致。
TB(x)＝213-x  (位)
当增加刷新地址ADD(Ref)被从全部为1的状态返回到全部为0的状态这样的情况时，则组合位数TB(x)的总合TB，即数位切换的总数T变为：
[表达式2] T = TB = 13 × 1 + Σ x = 1 13 x × TB ( x ) = 16382 (位)(次)
相应地，在伪SRAM等等中执行刷新操作之后的等待时间中，在一个刷新期中切换的地址位的总数与背景技术的情况相比变为：
16328/106494≈0.15
即减少到大约15％。在例如伪SRAM这样的DRAM中，由于在刷新操作时消耗的电流与等待电流之比大约为50％，则当应用第一实施例的具体例子10时，它变为：
0.5*(1-0.15)＝0.425
并且在等待时的消耗电流减少到大约一半。
根据上文所述第二实施例的半导体存储器件10，根据数据输入/输出模式R/W与刷新模式Ref之间的识别，产生表示一个操作模式的模式识别信号M，开关切换信号SW不再操作周期开始之前的等待期SBY中输出，而是在操作周期开始之后的操作期Ref或R/W中输出。因此，不出现这样一种状态，即在操作周期之前切换地址切换电路13的连接，并且在后续操作周期开始时或在之后的时间中，该连接被进一步返回到原来状态，并且根据模式识别信号M和数据输入/输出请求信号REQ(R/W)设置地址提供路径，以及适当的地址被连接到下一级解码电路15。
另外，只要操作模式不改变，则对应于在以前的操作周期中的操作模式的开关切换信号SW被保持。因此，外部地址ADD(R/W)和刷新地址ADD(Ref)被传送到内部地址ADD(Int)，并且对解码电路15的输入变为不确定。另外，直到操作周期之间的操作模式改变为止，开关切换信号SW不被输出，并且在地址切换电路13的连接被改变，以及可以使地址提供路径的切换最少。
从上文中，不输出不必要的开关切换信号SW，并且可以通过所需最少的开关切换信号SW的输出而控制地址切换电路13。相应地，可以减少开关切换信号SW的不必要的驱动电流。另外，由于在地址切换电路13中执行外部地址ADD(R/W)和刷新地址ADD(Ref)的切换，因此必要的地址切换不被传送到内部地址ADD(Int)。因此，从下一级的解码电路15到存储单元阵列16的存取，可以避免在各个电路中不必要的电路操作。避免出现在每个操作周期中不必要的开关切换信号SW的输出，以及由此而导致的不必要切换，并且可以把电流消耗降低到最少。
在此，模式识别电路11上在权利要求1中的模式识别部分的一个例子，以及在权利要求9中的模式识别电路的一个例子。另外，地址切换电路13是权利要求1中的切换部分的一个例子，以及权利要求9中的地址切换电路的一个例子。另外，开关切换信号SW是权利要求1和9中的切换控制信号的一个例子。另外，开关保持电路12是权利要求1中的切换控制部分，以及是权利要求9中的切换控制电路。另外，它是权利要求2中的记录部分的一个例子。
在用于实现图9中所示的第三实施例的控制方法的系统结构图2中，除了第一实施例的系统结构图1之外，提供用于解码上部信号的解码器1(7)，以及用于进一步解码下部信号与解码器1(7)的输出信号之和的解码器2(8)。解码器1(7)与解码器2(8)的输出信号被输入到切换部分6。
顺便提及，在此所述，具有相同结构和操作并且实现与第一实施例的系统结构图1的结构部件相同的效果的结构部件由相同的参考标号所表示，并且在此省略对它们的描述。
在系统结构图2中。传送到内部信号的输入信号的解码宽度在每个操作模式中变化。例如，在模式A中，用于仅仅解码上部信号的解码器1(7)的输出信号被传送到内部信号，并且在模式B中，用于解码从上部信号到下部信号的信号的解码器2(8)的输出信号被传送到内部信号。在各个操作模式中，在模式识别信号M和MM互不相同的情况下，输出开关切换信号SW，并且切换部分6被切换。适应所选择的操作模式(模式A或B)的解码器(7或8)的输出信号的端子连接到内部信号的端子。另外，作为比较的结果，在操作模式相同的情况中，开关切换信号SW不被输出，并且切换部分6的连接状态被保持在以前的操作周期的状态。
上述第三实施例的系统结构图2具有与第一实施例的结构图1相同的操作和效果。在此，即使不输出开关切换信号SW，切换部分6总是连接到解码器1(7)和解码器2(8)之一的输出信号的端子，取代在第一实施例的系统结构图1中输入信号A或B连接到内部信号的端子，并且内部信号不会变为不确定。
接着，将描述图10的流程图。图10示出关于第三实施例的控制方法的流程图。与关于第一实施例的控制方法的流程图相同的步骤由相同的步骤标号所表示，并且在此省略对于它的描述。在图10中，取代第一实施例的流程图(图3)中的S2和S7，包括步骤S22和S27。在步骤S22中，要被解码的信号的位数被根据操作模式记录的初始化而初始化。另外，在步骤S27中，当对应于该输入的操作模式与操作模式记录不一致时，要被解码的信号的位数被改变。
如上文所述，第三实施例的控制方法具有与第一实施例的控制方法相同的操作和效果。在此，要被解码的信号的位数的控制例如为这样，在由多个数位所构成的信号中，一个解码位数被切换，并且该解码结果被传送到内部信号。不执行不必要的切换控制，并且通过所需最少的控制执行切换信号到内部信号的切换。
在此，模式识别部分3是权利要求1中的模式识别部分的一个例子，并且是权利要求10中的模式识别电路的一个例子。另外，切换部分6是权利要求1中的切换部分的一个例子。开关切换信号SW是权利要求1和10中的切换控制信号的一个例子。另外，模式记录保持部分4和比较部分5构成权利要求1中的切换控制部分，以及构成权利要求10中的切换控制电路。其中，模式记录保持部分4是权利要求2中的记录部分的一个例子。
另外，图10的流程图S3和S4为权利要求12中的模式识别处理的一个例子，以及S5、S6、S27和S8为权利要求12中的切换控制处理的一个例子。
在此，在描述把图12中的第四实施例的半导体存储器件20应用到具有内部刷新操作的作为DRAM的伪SRAM的情况，将参照图11描述伪SRAM的存储单元阵列MARY结构。其中存储单元以矩阵形式排列的存储单元阵列MARY被分为具有预定长度的行方向和列方向，并且由作为一个整体的存储单元块MBx所构成。在行方向上，由被输入解码电路15所解码的解码信号AD的行解码器RDEC执行控制，以及在列方向上，由列解码器CDEC执行控制。通过这些控制，选择存储单元块MBx。具体来说，由在列解码器RDEC中的主字驱动器MWD选择主字线MWL。另外，通过从列解码器CDEC输出的块选择信号CBx(x＝0至7)，在列方向上激活的部分存储单元块MBx被选择。通过设置在由该块选择信号CBx(x＝0至7)所选择的列位置上的子字驱动器SWD，子字线SWL被根据来自主字线MWL的激活信号而激活。存储单元信息被读出到位线BL或/BL，并且被读出放大器S/A所放大。
在普通数据输入/输出模式R/W中，对于在操作时减少所消耗的电流这样的要求，最好被选择用于存取的存储单元块MBx的数目被设置为较小。另一方面，在刷新模式Ref中，需要满足从存储单元中的电荷保持时间的限制所确定的刷新周期的标准，因此，需要刷新特定数目的存储单元。从最近向着增大容量的发展趋势，要同时刷新的存储单元数目增加。相应地，与普通数据输入/输出模式R/W中的数目相比，需要同时激活的存储单元块MBx的数目较大。例如，在图11中，在普通数据输入/输出模式R/W的情况中，块选择信号CB0被选择，以选择一个存储单元块MB0。另一方面，在刷新模式Ref中，所有块选择信号CBx(x＝0至7)被选择，从而由一个主字线MWL所激活的所有存储单元块MBx(x＝0至7)被同时选择。顺便提及，在刷新模式Ref中，与普通数据输入/输出模式R/W中的数目相比，需要被选择的存储单元块MBx的数目较大，并且除了同时选择所有存储单元块MBx(x＝0至7)的情况之外，可以采用这样的结构，即同时选择不小于两块的适当数目的存储单元块MBx。
接着，将给出对一种情况的描述，其中第四实施例的半导体存储器件20被应用于作为具有内部刷新操作的DRAM的伪SRAM。取代第二实施例的半导体存储器件10中的地址切换电路13，提供块解码电路23，并且由开关切换信号SW所控制。另外，块解码电路23的输入并作为在块解码电路23中解码的内部地址ADD(Int)，并且一个输出块选择信号CBx被输出到存储单元阵列16。顺便提及，模式识别电路11和开关保持电路12与第二实施例中的半导体存储器件10中的结构相同，并且省略对它们的描述。
在第四实施例的半导体存储器件20中，仅仅在操作模式改变的情况下输出开关切换信号SW，并且要被解码的位数在输入到块解码电路23的内部地址ADD(Int)中改变。例如，在普通数据输入/输出模式R/W中选择任何一个存储单元块MBx的情况中，或者同时在刷新模式Ref中选择所有存储单元块MBx(x＝0至7)的情况中，预定位数的内部地址ADD(Int)被在普通数据输入/输出模式R/W中输入到块解码电路23，而在刷新模式Ref中，构成内部地址ADD(Int)的所有数位变为“无关位”，并且不执行在块解码电路中的解码。除此之外，与普通数据输入/输出模式R/W相比，如果从上部地址中选择最少位数，并且在刷新模式Ref中执行解码，则可以选择更多的块选择信号CBx，并且输出对应于该操作模式的块选择信号CBx。
图13示出块解码电路23的一个具体例子。为了方便起见，其中示出输入三个比特的内部地址ADD(Int)0至2的一种情况。用于解码内部地址ADD(Int)0至2的解码器的一个输出信号被输入到NAND门的一个输入端，并且开关切换信号SW被通过反相器门输入到其它输入端。NAND门的输出信号被作为一个块选择信号CBx通过两级反相器门输出。在普通数据输入/输出模式R/W中，由于开关切换信号SW处于低逻辑电平，当解码器的输出信号具有高逻辑电平时，块选择信号CBx被作为高逻辑电平输出，并且选择在存储单元阵列中的存储单元块用于输入/输出数据。另一方面，在刷新模式Ref中，由于开关切换信号SW处于高逻辑电平，与解码器的输入信号无关，所有块选择信号CBx变为具有高逻辑电平，并且所有存储单元块被选择。
图14中所示的块选择信号CBx的一个具体切换例子具有与第二实施例的半导体存储器件10中的地址路径的切换例子(图8)相同的时序，并且由相同的开关切换信号SW所控制。在图13的例子中，块选择信号CBa被在第一数据输入/输出模式R/W中选择，并且块选择信号CBb被在下一个数据输入/输出模式R/W中选择。另一方面，在刷新模式Ref中，所有块选择信号CBx(x＝0至n)被选择。
与第二实施例的半导体存储器件10的情况(图8)相类似，由于设置为在除了刷新模式Ref之外的状态中输出普通数据输入/输出模式R/W的模式识别信号M，因此块选择信号CBx不再从普通数据输入/输出模式的操作期R/W到等待期SBY的过渡时间中切换(在图13中，(II)，(VI))，另外，块选择信号CBx也不再从刷新模式的操作期Ref到等待期SBY的过渡时间中切换(在图13中，(I)，(III)至(V))。相应地，在现有技术中在刷新模式的操作期Ref结束之后的块选择信号CBx的切换被大大减少，并且还可以大大减少由于块选择信号CBx的信号过渡所导致的块解码电路23的驱动电流。
根据上文所述第四实施例的半导体存储器件20，由于根据操作模式，不在操作周期开始之前的等待期SBY中，而是在操作周期开始之后的操作期Ref或R/W中，输出开关切换信号SW，因此没有出现这样一种情况，即连接到块解码电路23的地址的位数被在操作周期之前切换，并且块选择信号CBx被改变，以及要被访问的存储单元块MBx被切换，以及在后续的操作周期开始时或在之后的时间中，进一步返回到原始状态。根据判断结果，采用所需的最少电流消耗输入切换控制信号，根据存取模式的地址的解码位数被设置，并且适当的存储单元阵列块MBx被选择。
在此，位数是从地址中的高阶位到预定的低阶位的位数，并且通过适当地设置预定的低阶位的位置，可以适当地设置由要被解码的地址所设置的地址区域的大小。
另外，只要不改变操作模式，根据在以前操作周期中的操作模式的开关切换信号SW被保持。因此，连接到块解码电路23的地址的位数被设置为与每个操作模式不同的任何一个位数，并且输出预定的块选择信号CBx，并且要被存取的存储单元块MBx不变为不确定。另外，直到操作周期之间的操作模式被改变为止，不输出该开关切换信号SW，并且到块解码电路23的地址的位数被改变。
从上文所述，不输出不必要的开关切换信号SW，并且块解码电路23可以由所需最少开关切换信号SW的输出所控制。另外，连接到块解码电路23的地址的位数被切换，块选择信号CBx被改变，并且要被寻址的存储单元阵列块MBx被设置，从而该存储单元阵列块MBx不必切换。因此，可以避免连接到存储单元的各个电路中的不必要电路操作。另外，可以减少来自块解码电路23的块选择信号CBx的不必要驱动。相应地，在每个操作周期中不必要的开关切换信号SW的输出，以及由此所导致的块选择信号CBx的不必要切换被避免，并且可以把电流消耗减少到最小。
另外，与刷新模式中的数位位置相比，预定低阶位的位置是在数据输入/输出模式中的较低阶位的位置，从而可以使在刷新模式中设置的地址区域变得较宽，并且可以使在数据输入/输出模式中设置的地址区域变得较窄。
在此，模式识别电路11是权利要求1中的模式识别部分的一个例子，以及是权利要求10中的模式识别电路的一个例子。另外，块解码电路23是权利要求1中的切换部分的一个例子。开关切换信号SW是权利要求1和10中的切换控制信号的一个例子。另外，开关保持电路12构成权利要求1中的切换控制部分，并且构成权利要求10中的切换控制电路。它是权利要求2的记录部分的一个例子。
通过采用上文所述第二和第四实施例的半导体存储器件10和20的结合，在例如伪SRAM这样的DRAM中，与现有技术的情况相比，在刷新操作时的消耗电流与等待电流之比可以减少到大约一半或或更少。
另外，在第一和第二实施例中，在操作周期开始时或者在后续的适当时间中，该操作模式被与以前操作周期的操作模式相比较，并且根据该结果给出适当的切换处理指令。在此不需要不必要的切换处理指令，并且可以通过所需最少切换处理指令执行切换控制。
另外，由于仅仅在该比较结果不一致的情况中给出该切换处理指令，因此可以抑制不必要的切换处理指令。
另外，在多个连续的操作周期中设置相同的操作模式的情况中，由于仅仅在多个操作周期的第一操作周期中给出切换处理指令，因此在切换处理于第一操作周期中结束之后，可以抑制不必要的切换处理指令。
在此，切换处理指令是用于根据操作模式设置内部状态的控制信号的输出。
另外，内部状态是内部信号的提供方法或者内部信号的解码状态，并且内部状态的切换是内部信号的内部信号提供源的切换，或者在解码状态中解码的内部信号的位数的切换。由此，不给出不必要的切换控制处理的指令，并且可以通过所需最少指令执行内部信号的提供源的切换或者内部信号的位数的切换。
顺便提及，不用说，本发明不限于上述实施例，而是可以在不脱离本发明的思想的范围内执行各种改进和变形。
例如，在实施例中，主要对半导体存储器件给出描述，在第一和第三实施例中的系统结构图1和2是包含半导体存储器件的实施例，并且在第一和第三实施例中的控制方法是包含半导体存储器件的控制方法的实施例。但是，本发明不限于此，而是可以类似的应用于除了半导体存储器件之外的系统及其控制方法，只要该系统包括具有不同内部状态的多个操作模式，并且该操作模式在每个操作周期中切换即可。
根据本发明，可以提供具有多个操作模式的半导体存储器件，并且可以通过所需的最少控制执行对每个操作模式所需的内部信号的切换控制，可以减少消耗的电流。

Claims (21)

1.一种半导体存储器件，其中在执行对存储单元的存取操作时，内部状态具有两个或多个不同的操作模式，该半导体存储器件包括：
模式识别部分，用于在每个操作周期识别一个操作模式，该操作周期由用于执行存取操作的一个操作期和从该操作期结束到下个操作期开始的等待期作为一个单位所构成；
切换部分，用于在内部状态之间切换；以及
切换控制部分用于根据在模式识别部分获得的识别结果，把切换控制信号输出到切换部分，
其中在操作周期开始之前的等待期中，不输出该切换控制信号，而是在该操作周期开始之后的操作期中输出该信号。
2.根据权利要求1所述的半导体存储器件，其中：
该切换控制部分包括一个记录部分，用于保存根据在模式识别部分中的识别结果而输出的切换控制信号；以及
该记录部分仅仅在内部识别部分的识别结果与以前的操作模式的识别结果不同的情况下更新切换控制信号。
3.根据权利要求1所述的半导体存储器件，其中该切换部分总是被设置为其中一个内部状态。
4.根据权利要求1所述的半导体存储器件，其中：
该操作模式是对存储单元的存取模式，以及
该内部状态是对于每个存取模式不同的地址提供路径。
5.根据权利要求1所述的半导体存储器件，其中：
该存取模式包括数据输入/输出模式和刷新模式，以及
地址提供路径包括来自外部的提供路径和来自内部地址计数器的提供路径。
6.根据权利要求1所述的半导体存储器件，其中：
该操作模式是对存储单元的存取模式；以及
该内部状态对应于对每个存取模式不同的要被解码的地址的位数。
7.根据权利要求6所述的半导体存储器件，其中对于地址的位数是从地址中的高阶数位位置到预定的低阶数位位置的位数。
8.根据权利要求7所述的半导体存储器件，其中：
存取模式包括数据输入/输出模式和刷新模式；以及
在数据输入/输出模式中的预定的低阶数位位置是比刷新模式中的预定低阶数位位置更低的阶次。
9.一种半导体存储器件，其具有数据输入/输出模式和刷新模式，作为对存储单元的访问操作，其中包括：
模式识别电路，用于在每个操作周期识别数据输入/输出模式和刷新模式，该操作周期由用于执行存取操作的一个操作期和从该操作期结束到下个操作期开始的等待期作为一个单位所构成；
切换控制电路，用于仅仅在由模式识别电路所识别的操作模式不同于以前操作周期中的操作模式的情况下，在该操作周期开始之后的操作期中输出一个切换控制信号；以及
地址切换电路，用于在切换控制信号的每个输出中切换该地址到解码电路的连接，而用于数据输入/输出模式中的外部地址和用于刷新模式中来自刷新地址计数器的刷新地址中的一个地址总是连接到解码电路。
10.一种半导体存储器件，其具有数据输入/输出模式和刷新模式，作为对存储单元的访问操作，其中包括：
模式识别电路，用于在每个操作周期识别数据输入/输出模式和刷新模式，该操作周期由用于执行存取操作的一个操作期和从该操作期结束到下个操作期开始的等待期作为一个单位所构成；
切换控制电路，用于仅仅在由模式识别电路所识别的操作模式不同于以前操作周期中的操作模式的情况下，在该操作周期开始之后的操作期中输出一个切换控制信号；以及
块解码电路，其中当一个要被存取的存储单元阵列块被指定时，总是连接对于在数据输入/输出模式中解码的地址的第一位数，或者比数位的第一位数小的对于在刷新模式中解码的地址的第二位数，并且在切换控制信号的每次输出时，该连接在第一位数和第二位数之间交替切换。
11.一种半导体存储器件的控制方法，其中在执行对存储单元的存取操作时，地址提供路径具有两个不同的操作模式，该方法包括：
模式识别处理，用于在每个操作周期识别一个操作模式，该操作周期由用于执行存取操作的一个操作期和从该操作期结束到下个操作期开始的等待期作为一个单位所构成；以及
切换控制处理，用于根据在模式识别处理的识别结果，不是在操作周期开始之前的等待期中，而是在该操作周期开始之后的操作期中，更新选择一个地址提供路径的切换控制信号。
12.一种半导体存储器件的控制方法，其中在执行对存储单元的存取操作时，存储单元阵列的激活部分具有两个不同的操作模式，其中包括：
模式识别处理，用于在每个操作周期识别一个操作模式，该操作周期由用于执行存取操作的一个操作期和从该操作期结束到下个操作期开始的等待期作为一个单位所构成；以及
切换控制处理，用于根据在模式识别处理的识别结果，不是在操作周期开始之前的等待期中，而是在该操作周期开始之后的操作期中，更新选择该激活部分的一个地址位数的切换控制信号。
13.根据权利要求11所述的半导体存储器件的控制方法，其中：
在切换控制处理中更新的切换控制信号被保持；以及
该切换控制信号仅仅在模式识别处理的识别结果与以前的操作周期识别结果不同的情况被更新。
14.根据权利要求11所述的半导体存储器件的控制方法，其中总是建立任何一个地址提供路径。
15.根据权利要求11所述的半导体存储器件的控制方法，其中至少该两个操作模式包括数据输入/输出模式和刷新模式。
16.一种控制方法，其中在执行激活操作时，内部状态具有两个操作模式，包括：
模式识别处理，用于在每个操作周期识别一个操作模式，该操作周期由用于执行激活操作的一个操作期和从该操作期结束到下个操作期开始的等待期作为一个单位所构成；
模式记录处理，用于存储在模式识别处理中识别的一个操作模式；
比较处理，把在模式识别处理中识别的一个操作模式与存储在该模式记录处理中的前一个操作周期的一个操作模式相比较；以及
切换控制处理，用于根据比较处理中的比较结果，不是在操作周期开始之前的等待期中，而是在该操作周期开始之后的操作期中，在内部状态中给出一个切换处理指令。
17.根据权利要求16所述的控制方法，其中在切换控制处理中，仅仅在比较处理中的前一比较结果与当前比较结果不一致的情况下在给出切换处理指令。
18.根据权利要求16所述的控制方法，其中在多个连续操作周期中设置相同的操作模式，仅仅在多个操作周期中的第一操作周期中给出切换处理指令。
19.根据权利要求16所述的控制方法，其中该切换处理指令是用于根据操作模式设置一个内部状态的控制信号的输出，以及
该控制信号被在切换控制处理中输出。
20.根据权利要求16所述的控制方法，其中：
内部状态是内部信号的提供方法；以及
在内部状态之间的切换是在内部信号的提供源之间的切换。
21.根据权利要求16所述的控制方法，其中：
内部状态是内部信号的解码状态；以及
在内部状态之间的切换是在解码状态中要被解码的内部信号的位数之间的切换。
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