JP2006004546A - リフレッシュカウンタ回路及びリフレッシュ動作の制御方法 - Google Patents
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Abstract
【解決手段】 本発明のリフレッシュカウンタ回路は、ノーマル領域とパリティ領域を有するメモリ素子に対するリフレッシュ動作時に、カウンタX0〜X12はノーマル領域のアドレス空間に対応し、カウンタX0〜X3、X9〜X12はパリティ領域のアドレス空間に対応し、その双方の行アドレスを発生するとともに、ノーマル領域とパリティ領域のいずれかのカウント動作を判別するための領域判別信号を発生するカウンタX13が設けられている。そして、パススイッチ31〜34を切替え制御することにより、ノーマル領域とパリティ領域を切り替えつつリフレッシュ動作を実行し、その途中でパリティ領域のリフレッシュ動作の停止を指令された場合、オートリセット回路40が、領域判別信号によりノーマル領域のカウント動作が判別される状態にリセットするためのリセット信号を発生してカウンタX13に供給する。
【選択図】 図7
Description
10…メモリアレイ
11…行デコーダ
12…ワードドライバ
13…センスアンプ
14…I/Oゲート
15…列デコーダ
16…コーデック
20…制御回路
21…I/Oバッファ
22…アドレスレジスタ
23…リフレッシュカウンタ
24…アドレスセレクタ
31〜34…パススイッチ
40…オートリセット回路
51〜54、71〜74…トランスファーゲート
61、62…データ保持用のバッファ部
75…ディレイ部
201…コマンドデコーダ
202…リフレッシュ制御部
203…ECC制御部
Sm…モード制御信号
Sr…リセット信号
Claims (11)
- データビットを記憶するノーマル領域と、前記データビットの誤り検出訂正に用いるパリティビットを記憶するパリティ領域を有するメモリ素子に対するリフレッシュ動作時に、前記メモリ素子の行アドレスを発生するリフレッシュカウンタ回路であって、
nビットで表される前記ノーマル領域のアドレス空間に対応するとともに、前記nビットに含まれるm(m<n)ビットで表される前記パリティ領域のアドレス空間に対応する行アドレスを発生するn段のカウンタと、
前記n段のカウンタに接続され、前記ノーマル領域と前記パリティ領域のいずれかのカウント動作を判別するための領域判別信号を発生する領域判別回路と、
前記n段の全てのカウンタが連結された第1の接続状態と、前記nビットのうち前記mビットに含まれないn−mビットに対応するカウンタ部分を前記n段のカウンタの経路から切り離してm段のカウンタを形成する第2の接続状態とを、切替え制御可能な第1のスイッチ回路と、
前記第1のスイッチ回路が前記第2の接続状態に切替え制御されている際に前記リフレッシュ動作の停止を指令された場合、前記領域判別信号が前記ノーマル領域のカウント動作を判別する状態にリセットするためのリセット信号を発生して前記領域判別回路に供給するオートリセット回路と、
を備えることを特徴とするリフレッシュカウンタ回路。 - 前記第1のスイッチ回路は、前記領域判別信号により前記ノーマル領域のカウント動作が判別されたときは前記第1の接続状態に切替え制御され、前記領域判別信号により前記パリティ領域のカウント動作が判別されたときは前記第2の接続状態に切替え制御されることを特徴とする請求項1に記載のリフレッシュカウンタ回路。
- 前記メモリ素子に対し、前記ノーマル領域の行アドレスのみを用いたリフレッシュ動作を行う第1の動作モードと、前記ノーマル領域と前記パリティ領域の双方の行アドレスを用いたリフレッシュ動作を行う第2の動作モードを選択的に指令可能であり、
前記オートリセット回路は、前記第2の動作モードから前記第1の動作モードに移行する際、前記リセット信号を発生することを特徴とする請求項1又は2に記載のリフレッシュカウンタ回路。 - 前記第1の動作モードが指令されたとき、前記n段のカウンタと前記領域判別回路を切り離す一方、前記第2の動作モードが指令されたとき、前記n段のカウンタの最終段に前記領域判別回路を連結してn+1段のカウンタを形成する第2のスイッチ回路を更に備えることを特徴とする請求項3に記載のリフレッシュカウンタ回路。
- 前記第1のスイッチ回路は、前記n段のカウンタのうち、k(k<m)段目のカウンタの出力側とk+1段目のカウンタの入力側の間に接続された第1のパススイッチと、k+n−m段目のカウンタの出力側とk+n−m+1段目のカウンタの入力側の間に接続された第2のパススイッチと、前記k段目のカウンタの出力側と前記k+n−m+1段目のカウンタの入力側の間に接続された第3のパススイッチを含んで構成され、
前記第1の接続状態では、前記第1のパススイッチと前記第2のパススイッチがオンに切替え制御される一方、前記第3のパススッチがオフに切替え制御され、
前記第2の接続状態では、前記第1のパススイッチと前記第2のパススイッチがオフに切替え制御される一方、前記第3のパススッチがオンに切替え制御されることを特徴とする請求項4に記載のリフレッシュカウンタ回路。 - 前記n段目のカウンタの出力側と前記領域判別回路の入力側の間に接続された第4のパススイッチを含んで構成され、
前記第1の動作モードが指令されたとき、前記第4のパススイッチがオフに切替え制御され、前記第2の動作モードが指令されたとき、前記第4のパススイッチがオンに切替え制御されることを特徴とする請求項5に記載のリフレッシュカウンタ回路。 - 前記各パススイッチは、PMOSとNMOSからなる相補型のトランスファーゲートを用いて構成されることを特徴とする請求項5叉は6に記載のリフレッシュカウンタ回路。
- 前記オートリセット回路は、前記リセット信号に加えて、外部から入力された外部リセット信号を前記領域判別回路に供給することを特徴とする請求項1から7のいずれかに記載のリフレッシュカウンタ回路。
- データビットを記憶するノーマル領域と、前記データビットの誤り検出訂正に用いるパリティビットを記憶するパリティ領域を有するメモリ素子に対する行アドレスを発生するリフレッシュ動作の制御方法であって、
nビットで表される前記ノーマル領域のアドレス空間に対応するとともに、前記nビットに含まれるm(m<n)ビットで表される前記パリティ領域のアドレス空間に対応する行アドレスを発生する行アドレス発生処理と、
前記ノーマル領域と前記パリティ領域のいずれかのカウント動作を判別するための領域判別ビットを発生する領域判別処理と、
前記nビットからなる行アドレスを用いる第1の状態と、前記nビットのうち前記mビットに含まれないn−mビットに対応する行アドレス部分を全体の行アドレスから切り離してmビットの行アドレスを用いる第2の状態とを、切替え制御可能な行アドレス切替え処理と、
前記行アドレス切替え処理において前記第2の状態に切替え制御されている際に前記リフレッシュ動作の停止を指令された場合、前記領域判別ビットが前記ノーマル領域のカウント動作を判別する状態となるようにリセットするオートリセット処理と、
を備えることを特徴とするリフレッシュ動作の制御方法。 - 前記行アドレス切替え処理は、前記領域判別ビットに基づき前記ノーマル領域のカウント動作が判別されたときは前記第1の状態に切替え制御され、前記領域判別ビットに基づき前記パリティ領域のカウント動作が判別されたときは前記第2の状態に切替え制御されることを特徴とする請求項9に記載のリフレッシュ動作の制御方法。
- 前記メモリ素子に対し、前記ノーマル領域の行アドレスのみを用いたリフレッシュ動作を行う第1の動作モードと、前記ノーマル領域と前記パリティ領域の双方の行アドレスを用いたリフレッシュ動作を行う第2の動作モードを選択的に指令可能であり、
前記オートリセット処理において、前記第2の動作モードから前記第1の動作モードに移行する際、前記領域判別ビットをリセットすることを特徴とする請求項9又は10に記載のリフレッシュ動作の制御方法。
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