KR20140123829A - 반도체 메모리 장치 및 그것의 바디 바이어스 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치는 복수의 트랜지스터들을 포함하는 기능 블록, 명령어를 검출하고, 상기 검출 결과에 따라 바디 바이어스 선택 신호를 생성하는 바디 바이어스 제어 유닛, 그리고 상기 바디 바이어스 선택 신호에 따라 바디 전압을 생성하여 상기 복수의 트랜지스터들의 바디 영역으로 제공하는 바디 바이어스 발생기를 포함하되, 상기 바디 바이어스 발생기는 외부로부터 제공되는 전원 전압을 다운 컨버팅하여 상기 바디 전압을 생성한다.

Description

반도체 메모리 장치 및 그것의 바디 바이어스 방법{SEMICONDUCTOR MEMORY DEVICE AND BODY BIAS METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 파워다운 모드시 제공되는 바디 바이어스를 동작 모드에 따라 차등적으로 제공하는 반도체 메모리 장치 및 그것의 바디 바이어스 제어 방법에 관한 것이다.
최근, 스마트폰, 테이블릿 PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 모바일 기기의 이용이 폭발적으로 증가하고 있다. 이러한 모바일 기기에서도 멀티미디어의 구동 및 각종 데이터의 처리량이 증가하면서, 고속 프로세서의 채용이 확대되고 있다. 모바일 기기에는 다양한 응용 프로그램(Application program)들이 구동된다. 다양한 응용 프로그램들을 구동하기 위하여, 모바일 기기에는 워킹 메모리(예를 들면, DRAM), 비휘발성 메모리, 그리고 응용 프로세서(Application Processor: 이하, AP)와 같은 반도체 장치들이 사용된다. 그리고 모바일 환경에서의 고성능화에 대한 요구에 따라 상술한 반도체 장치들의 집적도와 구동 주파수는 날로 높아지고 있다.
반도체 장치의 누설 전류의 제어는 소비 전력의 감소 측면에서 매우 중요한 부분이다. 반도체 장치의 고집적화, 고성능화를 달성하기 위한 미세화 공정이 점차 일반화되고 있다. 미세화 공정에 의해서 반도체 장치의 누설 전류는 점차 증가하는 경향이 있다. 디램과 같은 반도체 메모리의 경우에는 소모 전력의 절감을 위해 파워다운 모드(Power down mode)를 사용하고 있다. 하지만, 고속 동작이 요구되는 반도체 메모리 장치에서 파워다운 모드는 동작 속도 향상에 장애로 작용할 수 있다. 따라서, 소모 전력의 감소와 동작 속도 향상을 모두 충족시키기 위한 기술이 절실한 실정이다.
본 발명의 목적은 동작 모드에 따라 고속으로 바디 바이어스 전압을 안정화시키기 위한 바디 바이어스 회로를 포함하는 반도체 장치 및 그것의 바디 바이어스 제어 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 장치는 복수의 트랜지스터들을 포함하는 기능 블록, 명령어를 검출하고, 상기 검출 결과에 따라 바디 바이어스 선택 신호를 생성하는 바디 바이어스 제어 유닛, 그리고 상기 바디 바이어스 선택 신호에 따라 바디 전압을 생성하여 상기 복수의 트랜지스터들의 바디 영역으로 제공하는 바디 바이어스 발생기를 포함하되, 상기 바디 바이어스 발생기는 외부로부터 제공되는 전원 전압을 다운 컨버팅하여 상기 바디 전압을 생성한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 메모리 장치의 바디 바이어스 방법은, 상기 반도체 메모리 장치의 명령어를 검출하는 단계, 상기 명령어의 종류에 대응하는 기준 전압을 생성하는 단계, 상기 기준 전압을 참조하여 외부에서 제공되는 제 1 전원 전압 또는 내부에서 생성된 제 2 전원 전압을 다운 컨버팅하여 상기 바디 전압을 생성하는 단계, 그리고 상기 바디 전압을 상기 명령어에 대응하는 동작 구간 동안 트랜지스터들의 바디 영역에 공급하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 바디 바이어스를 위해 트랜지스터들의 바디 영역에 바디 전압을 제공하는 반도체 메모리 장치는, 동작 모드에 따라 가변되는 기준 전압을 생성하는 레퍼런스 발생기, 상기 기준 전압에 따라 외부에서 제공되는 전원 전압을 다운 컨버팅하여 상기 바디 전압으로 제공하는 다운 컨버터, 그리고 상기 기준 전압의 조정을 위한 옵셋을 상기 레퍼런스 발생기에 제공하는 옵셋 제공부를 포함한다.
이상과 같은 본 발명의 실시 예에 따르면, 고속으로 바디 바이어스 전압이 안정화될 수 있고, 고속으로 파워다운 탈출이 가능한 반도체 장치를 제공할 수 있다. 본 발명의 실시 예에 따르면, 효과적으로 반도체 장치의 누설 전류를 제어하여 전력 소비를 줄이면서도, 고속이면서 높은 동작 신뢰성을 가지는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 보여주는 블록도이다.
도 2는 도 1의 바디 바이어스 발생기의 구성을 보여주는 블록도이다.
도 3은 도 1의 기능 블록에 포함되는 트랜지스터들을 보여주는 회로도이다.
도 4a 및 도 4b는 도 3에 도시된 PMOS 트랜지스터와 NMOS 트랜지스터의 형태를 각각 보여주는 단면도이다.
도 5는 본 발명의 실시 예에 따라 생성되는 바디 전압의 특성을 보여주는 타이밍도이다.
도 6은 본 발명에 따른 다운 컨버터의 일 예를 보여주는 회로도이다.
도 7은 본 발명에 따른 다운 컨버터의 다른 예를 보여주는 회로도이다.
도 8은 도 7의 다운 컨버터의 동작을 간략히 보여주는 타이밍도이다.
도 9는 본 발명에 따른 다운 컨버터의 또 다른 예를 보여주는 회로도이다.
도 10은 본 발명의 실시 예에 따른 반도체 장치의 바디 바이어스 방법을 보여주는 순서도이다.
도 11a 및 도 11b는 본 발명의 다른 실시 예에 따른 PMOS 트랜지스터 및 NMOS 트랜지스터를 각각 보여주는 단면도들이다.
도 12는 도 1의 바디 바이어스 발생기의 다른 실시 예를 보여주는 블록도이다.
도 13a 및 도 13b는 도 12의 다운 컨버터의 특징을 보여주는 파형도들이다.
도 14는 도 1의 바디 바이어스 발생기의 다른 실시 예를 보여주는 블록도이다.
도 15는 도 1의 바디 바이어스 발생기의 또 다른 실시 예를 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 디램을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 휴대용 단말기를 나타내는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 동기식 디램(SDRAM)이 본 발명의 특징 및 기능을 설명하기 위한 반도체 장치의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 반도체 장치(100)는 바디 바이어스 제어 유닛(110), 바디 바이어스 발생기(120), 그리고 기능 블록(130)을 포함한다. 반도체 장치(100)는 명령어(CMD)에 따라 파워다운 모드에서 제공되는 기능 블록(130)의 바디 전압(VBB)을 다양한 레벨로 제공할 수 있다.
바디 바이어스 제어 유닛(110)은 반도체 장치(100)에 입력되는 명령어(CMD)를 모니터링한다. 바디 바이어스 제어 유닛(110)은 명령어(CMD)에 따른 바디 바이어스 선택 신호(BB_SEL)를 생성한다. 바디 바이어스 제어 유닛(110)은, 예를 들면, 셀프 리프레쉬(Self-Refresh) 동작에 해당하는 명령어(CMD)가 제공되면, 셀프 리프레쉬 동작이 수행되는 동안에 기능 블록(130)으로 제공될 바디 전압(VBB)의 레벨을 결정한다. 그리고 바디 바이어스 제어 유닛(110)은 액티브 명령어(Active CMD)가 제공되면, 액티브 모드 구간에 기능 블록(130)에 제공되는 바디 전압(VBB)의 레벨을 결정한다. 바디 바이어스 제어 유닛(110)에 의해서 결정된 바디 전압(VBB)의 레벨 정보는 바디 바이어스 선택 신호(BB_SEL)로 출력될 것이다.
바디 바이어스 발생기(120)는 바디 바이어스 선택 신호(BB_SEL)에 응답하여 바디 전압(VBB)을 생성한다. 바디 바이어스 발생기(120)는 생성된 바디 전압(VBB)을 기능 블록(130)에 제공할 것이다. 따라서, 바디 바이어스 발생기(120)에서 생성되는 바디 전압(VBB)은 명령어(CMD)에 따라 다양한 레벨로 생성될 수 있다. 바디 바이어스 발생기(120)는 다양한 레벨 변환 방식에 따라 바디 전압(VBB)을 생성할 수 있다. 예를 들면, 바디 바이어스 발생기(120)는 반도체 장치(100)의 외부에서 제공되는 외부 고전압(Vext 또는 VDD1)을 다운 컨버팅 방식으로 변환하여 바디 전압(VBB)으로 제공할 수 있다.
기능 블록(130)은 반도체 장치(100)에 제공되는 데이터나 제어 신호에 따라 다양한 연산 및 메모리 기능을 수행하는 회로들의 집합체이다. 기능 블록(130)은 반도체 장치(100)의 제반 기능을 수행하는 다양한 회로들을 포함할 수 있다. 기능 블록(130)은 메모리 장치의 셀 어레이나 제어 로직들을 포함할 수 있다. 기능 블록(130)을 구성하는 가장 작은 로직 단위 중 하나가 트랜지스터이다. 기능 블록(130)에 포함되는 트랜지스터로는, 예를 들면, PMOS 트랜지스터(132)나 NMOS 트랜지스터(134)가 있다.
더불어, 기능 블록(130)은 바디 전압(VBB)을 바디 바이어스 발생기(120)로부터 제공받는다. 기능 블록(130)의 PMOS 트랜지스터(132) 또는 NMOS 트랜지스터(134)들의 바디 영역 전압은 바디 전압(VBB)으로 제공된다. PMOS 트랜지스터(132)와 NMOS 트랜지스터(134)들 각각은 서로 다른 레벨의 바디 전압(VBB)을 제공받을 수도 있다. PMOS 트랜지스터(132) 또는 NMOS 트랜지스터(134)들은 반도체 장치(100)로 입력되는 명령어(CMD)에 따라 가변되는 바디 전압(VBB)을 제공받을 수 있다.
본 발명의 반도체 장치(100)가 동기식 디램(SDRAM)으로 구성되는 경우, 반도체 장치(100)의 동작 모드는 명령어(CMD)에 따라 파워다운 모드에 진입할 수 있다. 그리고 액티브 명령어(Active CMD)가 제공되면, 파워다운 모드(Power down mode)로부터 액티브 모드(Active mode)로 모드 전환이 발생한다. 이때, PMOS 트랜지스터(132) 또는 NMOS 트랜지스터(134)의 바디 전압(VBB)의 안정화 속도는 반도체 장치(100)의 신뢰성에 중요한 요인이 된다. 그리고 파워다운 모드(Power-down mode) 구간 동안, 바디 전압(VBB)의 인가에 의해서 누설 전류의 발생을 억제시킬 수 있다. 따라서, 바디 전압(VBB)의 제어에 따라 기능 블록(130)의 전력 소모를 감소시킬 수 있다.
이상에서는 본 발명의 반도체 장치(100)에 포함되는 기본적인 구성들이 설명되었다. 하지만, 반도체 장치(100)는 상술한 구성들과 연결되는 다양한 구성들을 더 포함할 수 있음은 잘 이해될 것이다. 여기서, 반도체 장치(100)는 휘발성 메모리 셀들을 포함하는 동기식 디램일 수 있다. 반도체 장치(100)는 불휘발성 메모리 셀들을 포함하는 불휘발성 반도체 메모리 장치일 수 있다. 또는, 반도체 장치(100)는 복수의 기능 블록(Intellectual Property: 이하, IP)들로 구성되는 시스템 온 칩(System On Chip: 이하, SoC)으로 구성될 수 있다.
더불어, 명령어(CMD)는 반도체 장치(100)의 외부에서 제공되는 명령어일 수 있다. 하지만, 명령어(CMD)는 외부 명령어에 국한되지 않으며, 반도체 장치(100)의 내부에서 자동적으로 생성되는 명령어일 수도 있다.
도 2는 도 1의 바디 바이어스 발생기의 구성을 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 바디 바이어스 발생기(120)는 레퍼런스 발생기(122) 및 다운 컨버터(124)를 포함한다. 다운 컨버터(124)는 기능 블록(130, 도 1 참조)에 포함되는 PMOS 트랜지스터(132)의 바디 전압(VBBP)을 생성할 수 있다.
레퍼런스 발생기(122)는 바디 바이어스 선택 신호(BB_SEL)에 응답하여 선택된 레벨의 기준 전압(Ri)을 생성한다. 레퍼런스 발생기(122)는, 예를 들면, 바이폴라 형의 밴드갭 기준 전압 발생기(Band-Gap reference voltage generator)나 MOS 형의 부트스트랩 기준 전압 발생기(Bootstrap reference voltage generator) 등이 사용될 수 있다. 레퍼런스 발생기(122)는 바디 바이어스 선택 신호(BB_SEL)에 의해서 복수의 레퍼런스 전압들 중 하나를 선택할 수 있다.
예를 들면, 입력되는 명령어(CMD)가 셀프 리프레쉬(Self-refresh) 동작에 해당하는 경우, 레퍼런스 발생기(122)는 셀프 리프레쉬 동작에 대응하는 기준 전압(Ri)을 생성한다. 이때의 셀프 리프레쉬 동작에 대응하는 기준 전압(Ri)에 의해서 바디 전압(VBBP)의 레벨이 결정될 것이다. 셀프 리프레쉬 동작 동안에 제공되는 바디 전압(VBBP)은 트랜지스터(132, 134)의 누설 전류의 양을 최소화하기 위한 값으로 제공될 수 있다. 반면, 액티브 모드(Active mode)에서는 기능 블록(130)의 성능을 보장하기 위한 바디 전압(VBBP)이 제공되어야 한다. 이때에는 레퍼런스 발생기(122)는 액티브 모드 바디 전압(VBBP_ACT)에 대응하는 기준 전압(Ri)을 생성하게 될 것이다.
반도체 장치(100)의 파워다운 모드에서는, 기능 블록(130)의 누설 전류를 최소화하기 위한 바디 전압(VBBP)이 생성되어야 한다. 이때에는 레퍼런스 발생기(122)는 파워다운 바디 전압(VBBP_PDi)에 대응하는 기준 전압(Ri)을 생성하게 될 것이다. 여기서, 파워다운 모드는 좀더 다양하게 세분화될 수 있다. 즉, 파워다운 모드들은 소모되는 전력 량이나 전류의 크기에 따라 분류될 수 있다. 그리고 분류된 파워다운 모드들에 대해서 서로 다른 파워다운 바디 전압(VBBP_PDi)이 제공될 수 있다. 따라서, 레퍼런스 발생기(122)는 다양한 파워다운 모드들 각각에 대응하는 다양한 레벨의 기준 전압을 생성할 수 있다.
다운 컨버터(124)는 제 1 전원 전압(VDD1)을 사용하여 바디 전압(VBBP)을 생성한다. 다운 컨버터(124)는 레퍼런스 발생기(122)로부터의 기준 전압(Ri)에 대응하는 바디 전압(VBBP)을 생성한다. 예를 들면, 다운 컨버터(124)는 제 1 전원 전압(VDD1)을 다운 컨버팅하여 바디 전압(VBBP)을 생성할 수 있다. 바디 전압(VBBP)을 생성할 때, 전하 펌프(Charge Pump)를 사용할 수도 있지만, 고속의 바디 전압(VBBP) 생성을 위해서 제 1 전원 전압(VDD1) 또는 제 2 전원 전압(VDD2)을 다운 컨버팅하여 바디 전압(VBBP)을 생성하는 방식이 바람직하다. 여기서, 제 1 전원 전압(VDD1)은 반도체 장치(100)의 외부에서 제공되는 외부 고전압(Vext)을 의미한다. 그리고 제 2 전원 전압(VDD2)은 반도체 장치(100)의 내부에서 생성한 내부 전압(Vint)일 수 있다.
바디 전압 발생기(120)는 PMOS 트랜지스터(132)의 바디 전압(VBBP)을 명령어(CMD)에 따라 복수 레벨로 생성할 수 있다. 이때, 바디 전압 발생기(120)는 NMOS 트랜지스터(134)의 바디 전압(VBBN)을 고정치로 생성하여 제공할 수도 있다. 또는, 바디 전압 발생기(120)는 PMOS 트랜지스터(132)와 NMOS 트랜지스터(134)의 바디 전압들(VBBP, VBBN)을 모두 명령어(CMD)에 따라 다이나믹하게 제어할 수도 있을 것이다. 또한, 필요에 따라 PMOS 트랜지스터(132)와 NMOS 트랜지스터(134)의 어느 하나에만 명령어(CMD)에 따라 가변되는 레벨의 바디 전압을 제공할 수도 있을 것이다.
도 3은 도 1의 기능 블록에 포함되는 트랜지스터들을 간략히 보여주는 회로도이다. 도 3을 참조하면, 기능 블록(130)은 복수의 PMOS 트랜지스터(132), 복수의 NMOS 트랜지스터(134)를 포함한다. 도시되지는 않았지만, 기능 블록(130)에는 트랜지스터 외에도 다양한 기억 소자들이 포함될 수 있음은 잘 이해될 것이다.
복수의 PMOS 트랜지스터(132)는 기능 블록(130)에 포함되는 일부 또는 모든 PMOS 트랜지스터들을 의미할 수 있다. 복수의 PMOS 트랜지스터(132) 중에서 일부의 소스(Source)에는 제 2 전원 전압(VDD2)이 제공될 것이다. 복수의 PMOS 트랜지스터(132) 중 다른 일부의 소스(Source)는 기능 블록(130)의 내부에 포함되는 PMOS 트랜지스터나 NMOS 트랜지스터의 드레인이나 소스에 연결될 수도 있다. 복수의 PMOS 트랜지스터(132)의 드레인(Drain)은 NMOS 트랜지스터의 드레인이나, 다른 PMOS 트랜지스터의 소스에 연결될 수 있다. 하지만, 기능 블록(130)에 포함되는 복수의 PMOS 트랜지스터(132)의 바디(Body)에는 PMOS 바디 전압(VBBP)이 제공된다.
복수의 NMOS 트랜지스터(134)는 기능 블록(130)에 포함되는 일부 또는 모든 NMOS 트랜지스터들을 포함할 수 있다. 복수의 NMOS 트랜지스터(134) 중 일부의 드레인(Drain)은 기능 블록(130)의 내부에 포함되는 PMOS 트랜지스터나 NMOS 트랜지스터의 드레인이나 소스에 연결될 수도 있다. 복수의 NMOS 트랜지스터(134)의 소스는 접지단(GND)에 연결되거나, 기능 블록(130)의 내부에 포함되는 PMOS 트랜지스터나 NMOS 트랜지스터의 드레인이나 소스에 연결될 수 있을 것이다. 기능 블록(130)에 포함되는 복수의 NMOS 트랜지스터(134)의 바디(Body)에는 바디 바이어스 발생기(120)로부터 제공되는 NMOS 바디 전압(VBBN)이 제공될 수 있다.
이상에서는 기능 블록을 구성하는 가장 기본적인 트랜지스터 소자들에 대해서 설명되었다. 하지만, 본 발명의 바디 전압(VBBP, VBBN)을 제공받는 소자는 도시된 트랜지스터들에만 국한되지 않는다.
도 4a 및 도 4b는 도 2에 도시된 PMOS 트랜지스터와 NMOS 트랜지스터의 형태를 보여주는 단면도이다. 도 4a는 PMOS 트랜지스터(132)의 단면을, 도 4b는 NMOS 트랜지스터(134)의 단면을 보여준다.
도 4a를 참조하면, PMOS 트랜지스터(132)를 형성하기 위하여 P형 기판(P-Sub)에 N-웰(132a)이 형성된다. N-웰(132a)은 P형 기판(P-Sub)에 N형의 도펀트를 주입하여 형성하게 된다. 이어서 N-웰(132a)의 상부에는 PMOS 트랜지스터의 드레인이나 소스를 구성하는 P+ 도핑 영역들(132b, 132c)이 형성된다. 또한, PMOS 바디 전압(VBBP)을 제공하기 위한 N+ 도핑 영역(132d)이 N-웰(132a)의 내부에 형성될 것이다. 이어서, 게이트 절연막(132e)과 게이트 전극(132f)이 순차적으로 적층된다. 게이트 절연막(132e)은 산화막, 질화막 또는 이들이 적층된 적층막으로 형성할 수 있다. 또한, 고유전율을 갖는 금속 산화물 또는 이들이 나미네이트 구조로 적층된 적층막 또는 이들이 혼합된 혼합막으로 형성할 수도 있다. 그리고 게이트 전극(132f)은 불순물 이온(P, As, B 등)이 도핑된 폴리 실리콘막 또는 금속막으로 형성할 수 있다.
이러한 구조에서, PMOS 트랜지스터(132)의 게이트 전극(132f)에는 게이트 전압(Vg)이, 드레인-소스를 단자를 구성하는 P+ 도핑 영역들(132b, 132c) 각각에는 드레인 전압(Vd)과 소스 전압(Vs)이 인가되는 것으로 가정할 수 있다. 더불어, PMOS 트랜지스터(132)의 바디 전극을 구성하는 N+ 도핑 영역(132d)으로는 PMOS 바디 전압(VBBP)이 인가된다.
도 4b를 참조하면, NMOS 트랜지스터(134)를 형성하기 위하여, P형 기판(P-Sub) 상부에는 드레인이나 소스로 작용하는 N+ 도핑 영역들(134b, 134c)이 형성된다. 또한, NMOS 바디 전압(VBBN)을 제공하기 위한 P+ 도핑 영역(134d)이 P형 기판(P-Sub)의 상부에 형성될 것이다. 이어서, 게이트 절연막(134e)과 게이트 전극(134f)이 순차적으로 적층된다.
도 5는 본 발명의 실시 예에 따라 생성되는 바디 전압의 특성을 보여주는 타이밍도이다. 도 5를 참조하면, 본 발명의 바디 바이어스 발생기(120, 도 1 참조)는 동작 모드에 따라 다양한 레벨의 바디 전압을 생성할 수 있다. 여기서, 도시되지는 않았지만, NMOS 트랜지스터(134)에 제공되는 바디 전압(VBBN)은 고정된 값으로 제공될 것이다. 예를 들면, 바디 전압(VBBN)은 동작 모드에 관계없이 항시 접지 레벨(Vss)이나 그보다 높은 고정치로 설정될 수 있을 것이다.
T0 시점의 이전에 반도체 장치(100)에는 액티브 명령어(Active CMD)가 제공된 것으로 가정한다. 그러면, 바디 바이어스 발생기(120)는 액티브 바디 전압(VBBP_ACT)을 생성할 것이다. 액티브 모드(Active)는 데이터 쓰기 동작을 수반할 수도 있다. 이때, 반도체 장치(100)의 PMOS 트랜지스터(132)는 액티브 바디 전압(VBBP_ACT)에 의해서 바이어스된다. 동기식 디램(SDRAM)의 경우, 메모리 뱅크의 액티브 모드에서 감지 증폭기(Sense Amplifier) 또는 제어 로직에 포함되는 PMOS 트랜지스터(132)는 높은 동작 속도를 제공할 수 있어야 한다. 액티브 바디 전압(VBBP_ACT)은 비록 누설 전류는 상대적으로 커지더라도 PMOS 트랜지스터(132)의 스위칭 속도를 고속으로 제공하기 위한 값으로 제공될 것이다.
T0 시점에서, 반도체 장치(100)의 동작 모드는 제 1 파워다운 모드(PD1)로 진입한다. 동시에 반도체 장치(100)의 액티브 모드(Active)는 종료된다. 제 1 파워다운 모드(PD1)는 예를 들면, 스텐바이 파워다운 모드(Standby power down mode)일 수 있다. 제 1 파워다운 모드(PD1)에 대응하는 명령어(CMD)가 제공되면, 바디 바이어스 제어 유닛(110)에 의해서 제 1 파워다운 모드(PD1)에 대응하는 명령어(CMD)가 검출된다. 검출 결과에 따라 바디 바이어스 발생기(120)는 제 1 파워다운 모드(PD1)에 대응하는 PMOS 바디 전압(VBBP_PD1)을 생성할 것이다. 생성된 PMOS 바디 전압(VBBP_PD1)은 PMOS 트랜지스터(132)에 제공될 것이다.
T1 시점에서, 액티브 명령(Active CMD)이 입력되면, 제 1 파워다운 모드(PD1)로부터의 탈출(Exit)이 수행된다. 입력된 액티브 명령어(Active CMD)에 대응하는 동작의 신뢰성을 제공하기 위해서는 PMOS 바디 전압(VBBP_ACT)이 신속히 셋업되어야 할 것이다. 그리고 액티브 명령어(Active CMD)에 대응하는 동작이 진행될 것이다. 이때, 반도체 장치(100)의 PMOS 트랜지스터(132)의 바디 영역으로는 액티브 바디 전압(VBBP_ACT)이 제공된다. 그러나 PMOS 트랜지스터(132)의 바디에 설정되는 전압이 타깃 레벨(VBBP_ACT)로 안정화되기까지는 파워다운 탈출 시간(Δt1)이 소요된다.
파워다운 탈출 시간(Δt1)은 반도체 장치(100)의 소모 전력(또는, 전류)의 크기에 영향을 받는다. 예를 들면, 소모 전력이 상대적으로 큰 파워다운 모드 이후에는 바디 전압의 안정화에 소요되는 시간이 길어질 것이다. 즉, 파워다운 탈출 시간(Δt1)이 길어질 것이다. 따라서, 이러한 경우에는 파워다운 모드(PDi, i는 임의의 정수)에서 제공되는 바디 전압(VBBP_PDi)의 레벨을 높게 제공할 수 있다. 그러면, 반도체 장치(100)의 기능 블록(130)들에 소비되는 누설 전류의 양이 최소화됨에 따라 파워다운 탈출 시간(Δt1)의 단축이 가능할 것이다. 반면, 파워다운 탈출 시간(Δt1)이 짧은 동작 모드 시에는 상대적으로 낮은 레벨의 바디 전압을 제공할 수 있을 것이다.
T2 시점에서, 제 2 파워다운 모드(PD2)에 대응하는 명령어가 입력된다. 제 2 파워다운 모드(PD2)에 대응하는 명령어(CMD)가 입력되면, 반도체 장치(100)의 제반 구성들은 제 2 파워다운 모드(PD2)에 대응하는 바이어스로 설정된다. 제 2 파워다운 모드(PD2)는 예를 들면, 셀프 리프레쉬(Self-refresh) 동작 모드일 수 있다. 제 2 파워다운 모드(PD2)에서 PMOS 바디 전압(VBBP_PD2)이 PMOS 트랜지스터(132)에 제공될 것이다. 바디 바이어스 발생기(120)는 셀프 리프레쉬 명령어(Self-refresh CMD)에 대응하는 PMOS 바디 전압(VBBP_PD2)을 생성할 것이다. PMOS 바디 전압(VBBP_PD2)은 셀프 리프레쉬 동작 동안 PMOS 트랜지스터(132)의 바디 영역에 제공될 것이다.
여기서, 셀프 리프레쉬 동작 동안 제공되는 PMOS 바디 전압(VBBP_PD2)의 레벨은 상대적으로 높아질 수 있다. 동기식 디램(SDRAM)의 경우, 셀프 리프레쉬 동작에서 소모되는 전류의 양이 상대적으로 많다. 따라서, 내부적으로 소모 전류가 높은 파워다운 모드에서 누설 전류를 최소화하기 위한 바디 전압이 제공될 수 있다. 소모 전류의 감소에 따라 상대적으로 파워다운 탈출 시간의 단축이 용이해질 수 있을 것이다.
T3 시점에서, 액티브 명령(Active CMD)의 입력에 따라 제 2 파워다운 모드(PD2)로부터의 탈출(Exit)이 수행된다. 입력된 액티브 명령어(Active CMD)의 수행의 신뢰성을 제공하기 위해서는 액티브 바디 전압(VBBP_ACT)이 신속히 셋업되어야 할 것이다. 그러나, PMOS 트랜지스터(132)의 바디 전압이 타깃 레벨(VBBP_ACT)에 도달하기까지는 파워다운 탈출 시간(Δt2)이 소요된다.
셀프 리프레쉬 동작의 경우, 코어 내부적으로 소요되는 전류의 크기가 크고, 소모 전력도 상대적으로 크다. 따라서, 파워다운 탈출 시간(Δt2)이 길어지게 된다. 그러나 셀프 리프레쉬 동작 동안에 상대적으로 높은 PMOS 바디 전압(VBBP_PD2)을 제공하면 누설 전류가 감소되고, 상대적으로 소모 전력도 감소된다. 파워다운 구간(T2~T3) 동안 제공되는 PMOS 바디 전압(VBBP_PD2)의 상승에 따라 T3 시점에서의 파워다운 탈출 시간(Δt2)의 단축이 가능할 것이다. 따라서, 후속하는 동작을 수행하기 위한 액티브 바디 전압(VBBP_ACT)의 안정화 속도도 증가하게 될 것이다.
이상에서는 본 발명의 실시 예에 따른 바디 바이어스 방법을 타이밍도를 통해서 간략히 설명하였다. 여기서, PMOS 트랜지스터(132)의 바디 영역에 제공되는 PMOS 바디 전압(VBBP_ACT, VBBP_PDi)을 위주로 본 발명의 특징이 설명되었다. 하지만, 도시된 바와 같이 NMOS 트랜지스터(134)에 제공되는 바디 전압의 레벨도 명령어에 따라 적응적으로 가변될 수 있음은 잘 이해될 것이다. 본 발명의 실시 예에 따르면, 입력되는 명령어(CMD)에 따라 적응적으로 바디 전압의 레벨을 가변하여, 파워다운 모드에서 발생하는 전력 소모를 최소화할 수 있다. 그리고, 본 발명의 적응적 바디 전압 제어를 통해서 파워다운 탈출 시간의 단축이 가능하다. 따라서, 본 발명의 실시 예에 따르면 반도체 장치(100)의 신뢰성과 동작 성능이 높아질 수 있을 것으로 기대된다.
도 6은 도 2의 다운 컨버터의 구조의 일 실시 예를 보여주는 회로도이다. 도 6을 참조하면, 본 발명의 실시 예에 따른 다운 컨버터(124a)는 파워 스위치(PS), 비교기(COMP), NMOS 트랜지스터들(NM1, NM2)을 포함할 수 있다. 다운 컨버터(124a)는 기준 전압(Ri)에 해당하는 PMOS 바디 전압(VBBP)을 생성할 수 있다. 여기서, PMOS 바디 전압(VBBP)은 파워다운 모드에서 제공되거나, 동작 모드에 구애되지 않고 생성될 수도 있을 것이다.
파워 스위치(PS)의 일단으로는 외부에서 제공되는 제 1 전원 전압(VDD1)이 제공된다. 그리고 파워 스위치는 인에이블 신호(/EN)에 응답하여 제 1 전원 전압(VDD1)을 다운 컨버터(124a)의 출력단으로 스위칭한다.
비교기(COMP)는 출력단에 셋업되는 PMOS 바디 전압(VBBP)과 기준 전압(Ri)을 비교하여 출력단 전압을 제어한다. 비교기(COMP)는 출력단으로부터 피드백되는 PMOS 바디 전압(VBBP)을 비반전 입력단(+)으로 제공받는다. 그리고 비교기(COMP)는 레퍼런스 발생기(122, 도 2 참조)로부터 제공되는 기준 전압(Ri)을 반전 입력단(-)으로 제공받는다. 만일, 출력단에 셋업되는 PMOS 바디 전압(VBBP)의 레벨이 기준 전압(Ri)보다 낮을 경우, 비교기(COMP)는 NMOS 트랜지스터(NM1)를 차단한다. 그러나, 출력단에 셋업되는 PMOS 바디 전압(VBBP)의 레벨이 기준 전압(Ri)보다 높을 경우, 비교기(COMP)는 NMOS 트랜지스터(NM1)를 턴온시킨다. 이러한 레벨 조정을 통해서 출력단에 셋업되는 PMOS 바디 전압(VBBP)의 레벨은 기준 전압(Ri)과 동일한 값으로 다운 컨버팅될 수 있다.
파워 스위치(PS)와 비교기(COMP)는 인에이블 신호(EN)가 논리 'H'일 때, 턴온되거나 활성화된다. 인에이블 신호(EN)는 파워다운 모드(PDi)에서만 활성화될 수 있다. 또는, 인에이블 신호(EN)는 파워다운 모드(PDi)와 액티브 동작 모드에서 각각 활성화될 수 있다.
도 7은 도 2의 다운 컨버터의 구조의 다른 실시 예를 보여주는 회로도이다. 도 7을 참조하면, 다운 컨버터(124b)는 PMOS 트랜지스터들(PM1, PM2, PM3, PM4), NMOS 트랜지스터들(NM1, NM2), 그리고 비교기들(COMP1, COMP2)을 포함한다. 다운 컨버터(124b)는 상술한 구성들에 의하여 다운 컨버팅 방식으로 PMOS 바디 전압(VBBP)을 생성할 수 있다.
다운 컨버터(124b)는 외부에서 제공되는 제 1 전원 전압(VDD1)을 제 1 노드(N1)를 통해서 제공받는다. PMOS 트랜지스터들(PM1, PM2)은 동작 모드에 따라 제 1 전원 전압(VDD1)을 제 1 노드(N1)로 스위칭한다. 예를 들면, PMOS 트랜지스터(PM1)는 리셋 모드 동작에서 제 1 전원 전압(VDD1)을 출력단(N2)에 연결한다. 즉, 제어 신호(RESETB)가 논리 '0'으로 제공되면, PMOS 트랜지스터(PM1)가 턴온되고, 제 1 전원 전압(VDD1)이 출력단(N2)로 공급된다.
반면, PMOS 트랜지스터(PM2)는 셀프 리프레쉬 모드에서 제 1 전원 전압(VDD1)을 출력단(N2)에 공급한다. 즉, 제어 신호(PSELFB)가 논리 '0'으로 활성화되면, PMOS 트랜지스터(PM2)는 턴온되고, 결과적으로 제 1 전원 전압(VDD1)이 출력단(N2)으로 공급된다. 따라서, 출력단(N2)에 셋업되는 PMOS 바디 전압(VBBP)의 최대치는 제 1 전원 전업(VDD1)에 근사 될 수 있다.
제 1 전원 전압(VDD1)에 대한 다운 컨버팅 동작은 다음과 같다. 출력단(N2)에 셋업되는 PMOS 바디 전압(VBBP)의 레벨을 기준 전압(Ri)에 따라 조정하기 위하여, 비교기들(COMP1, COMP2)과 트랜지스터들(NM1, NM2, PM3, PM4)이 제공된다. 명령어 또는 동작 모드에 따라 가변되는 기준 전압(Ri)에 따라 제 1 비교기(COMP1)는 NMOS 트랜지스터(NM1)를 제어한다. NMOS 트랜지스터(NM1)는 출력단(N2)에 대한 풀다운 동작을 수행하게 될 것이다.
예를 들면, 출력단(N2)에 셋업되는 바디 전압(VBBP)의 레벨이 기준 전압(Ri+α)을 초과하면, 제 1 비교기(COMP1)는 NMOS 트랜지스터(NM1)를 턴온시킬 것이다. 그러면, 출력단(N2)에 충전된 전하는 접지측으로 방전된다. NMOS 트랜지스터(NM1)에 의한 방전에 의해, 출력단(N2)에 셋업되는 PMOS 바디 전압(VBBP)의 레벨은 하강하게 된다. 그리고 출력단(N2)에 셋업되는 PMOS 바디 전압(VBBP)의 레벨이 기준 전압(Ri-α)보다 낮아지는 경우, 제 2 비교기(COMP2)는 PMOS 트랜지스터(PM3)를 턴온 시킬 것이다. 그러면, 출력단(N2)은 제 2 전원 전압(VDD2)에 의해서 충전된다. 결과적으로 출력단(N2)에 셋업되는 PMOS 바디 전압(VBBP)의 레벨은 상승하게 된다.
제 1 비교기(COMP1)와 제 2 비교기(COMP2)는 각각 액티브 모드에서 활성화될 수 있다. 즉, 액티브 모드시, 트랜지스터들(PM4, NM2)이 턴온되어 비교기들(COMP1, COMP2)의 동작이 활성화될 수 있다. 또한, 다양한 파워다운 모드(PDi)에서 다양한 레벨의 바디 전압(VBBP)을 제공하기 위하여 비교기들(COMP1, COMP2)은 파워다운 모드들(PDi)에서 활성화될 수 있을 것이다. 이러한 비교기들(COMP1, COMP2)의 동작 활성화를 위해서 제어 신호(PDi)가 제공될 수 있다.
이상에서는 제 1 전원 전압(VDD1)을 다운 컨버팅하여 PMOS 바디 전압(VBBP)을 생성하는 다운 컨버터가 예시적으로 설명되었다. 하지만, 다운 컨버터(124b)는 제 2 전원 전압(VDD2)를 강하시켜 바디 전압(VBBP)으로 생성할 수도 있음은 잘 이해될 것이다. 더불어, 복수의 비교기들(COMP1, COMP2)을 사용하여 다운 컨버터(124b)를 구성한 예가 설명되었으나, 본 발명은 여기에 국한되지 않는다.
도 8은 도 7에 도시된 다운 컨버터의 동작을 간략히 보여주는 타이밍도이다. 도 7 및 도 8을 참조하면, 다운 컨버터(124b)는 다양한 동작 모드 또는 파워다운 모드에서 지정된 최적 레벨의 PMOS 바디 전압(VBBP)을 생성할 수 있다.
먼저, 파워-업 모드에서는 제어 신호(RESETB)가 활성화('Low')되고, 제어 신호(PSELFB)는 비활성화('High')될 것이다. 이때, 모드 제어 신호(PDi)는 비활성화 ('Low')될 것이다. 그러면, PMOS 트랜지스터(PM1)가 턴온되고 PMOS 트랜지스터(PM2)는 턴오프된다. 그리고 비교기들(COMP1, COMP2)은 비활성화되어 출력단(N2)에 대한 풀다운 또는 풀업 동작은 차단될 것이다. 이러한 상태에서, 제 1 고전압(VDD1)이 출력단(N2)으로 조정없이 전달될 것이다.
T1 시점에서, 모드 제어 신호(PDi)가 활성화되면, PMOS 트랜지스터들(PM1, PM2)은 차단된다. 그리고 비교기들(COMP1, COMP2)이 활성화되어 출력단(N2)을 풀업 또는 풀다운 시킬 것이다. 제공되는 기준 전압(Ri)의 레벨을 출력하기 위하여, 비교기들(COMP1, COMP2)은 각각 기준 전압(Ri+α, Ri-α)을 제공받을 수 있다. 여기서, 옵셋 α는 비교기들(COMP1, COMP2)이 동시에 활성화되는 상태를 회피하기 위해서 설정되는 값이다.
T2 시점에서, 셀프 리프레쉬 모드에 돌입하는 경우를 보여준다. 이때, 모드 제어 신호(PDi)는 비활성화('Low')된다. 그리고 제어 신호(RESETB)가 비활성화('High')되고, 제어 신호(PSELFB)는 활성화('Low')된다. 그러면, PMOS 트랜지스터(PM1)는 턴오프, PMOS 트랜지스터(PM2)는 턴온된다. 그리고 비교기들(COMP1, COMP2)은 비활성화되어 출력단(N2)에 대한 풀다운 또는 풀업 동작은 차단될 것이다. 이러한 상태에서, 제 1 고전압(VDD1)이 출력단(N2)으로 전달될 것이다.
이상의 도 7 및 도 8에서 제 1 전원 전압(VDD1)을 사용하여 PMOS 바디 전압(VBBP)을 생성하는 다운 컨버터(124b)의 동작이 설명되었다. 하지만, 다운 컨버터(124b)의 구성이나 기능은 도시된 구조나 설명에만 국한되어서는 안된다. 다양한 방식의 다운 컨버터들이 본 발명의 다운 컨버터(124b)로 사용될 수 있음은 잘 이해될 것이다.
도 9는 본 발명의 다운 컨버터의 또 다른 예를 보여주는 회로도이다. 도 9를 참조하면, 다운 컨버터(124c)는 비교적 간단한 구조로 PMOS 바디 전압(VBBP)을 생성할 수 있다. 다운 컨버터(124c)는 비교기(COMP), NMOS 트랜지스터(NM), 그리고 전류 소스(CS)를 포함한다.
비교기(COMP)는 기준 전압(Ri)을 반전 입력단(-)으로 제공받는다. 기준 전압(Ri)은 앞서 설명된 레퍼런스 발생기(122)로부터 제공된다. 비교기(COMP)의 비반전 입력단(+)으로는 출력되는 PMOS 바디 전압(VBBP)이 피드백되어 입력된다. 비교기(COMP)는 출력되는 PMOS 바디 전압(VBBP)의 레벨이 기준 전압(Ri)보다 높아지면 NMOS 트랜지스터(NM)를 턴온시킨다. 반면, 비교기(COMP)는 출력되는 PMOS 바디 전압(VBBP)의 레벨이 기준 전압(Ri)보다 낮아지면 PMOS 트랜지스터(PM)를 턴오프시킬 수 있다.
NMOS 트랜지스터(NM)는 비교기(COMP)의 비교 결과에 따라 PMOS 바디 전압(VBBP)의 레벨을 풀다운 시킨다. 여기서, 제 1 전원 전압(VDD1)이 다운 컨버팅을 위한 소스 전압으로 설명되었다. 그러나 내부에서 생성되는 제 1 전원 전압(VDD1)보다 낮은 레벨의 제 2 전원 전압(VDD2)이 다운 컨버터(124c)의 소스 전압으로 사용될 수 있을 것이다.
전류 소스(CS)는 PMOS 바디 전압(VBBP)으로 전류를 풀업한다. PMOS 바디 전압(VBBP)을 공급받는 PMOS 트랜지스터(132)의 벌크에서 과도한 부하 전류가 발생할 수 있다. 이 경우, 다운 컨버터(124c)의 출력단에 셋업되는 PMOS 바디 전압(VBBP)이 상대적으로 낮아질 것이다. 상대적으로 낮아진 출력단의 전압(VBBP)은 비교기(COMP)의 비반전 입력단(+)에 피드백된다. 그러면, 비교기(COMP)의 출력 전압이 더욱 낮아지게 된다. 결과적으로, NMOS 트랜지스터(NM)의 게이트 전압이 하강함에 따라 출력단에 셋업되는 PMOS 바디 전압(VBBP)의 레벨은 다시 상승하게 될 것이다. 이러한 피드백 과정을 통해서 출력단에 셋업되는 PMOS 바디 전압(VBBP)은 안정적으로 기준 전압(Ri)의 레벨로 수렴하게 될 것이다.
이상에서는 외부에서 제공되는 전원 전압(VDD1)의 레벨을 조정하여 PMOS 트랜지스터(132)의 바디 전압(VBBP)으로 출력하는 다운 컨버터(124a, 124b, 124c)의 예들이 설명되었다. 하지만, 다운 컨버터의 예들은 설명된 예들에만 국한되지 않는다. 더불어, 상술한 다운 컨버터(124a, 124b, 124c)가 NMOS 트랜지스터(134)의 바디 전압(VBBN)을 생성할 수 있음은 잘 이해될 것이다. 기준 전압(Ri)이 적절히 제공되면, 동작 모드에 따라 적응적으로 NMOS 트랜지스터(134)의 바디 전압(VBBN)이 생성될 수 있다.
도 10은 본 발명의 실시 예에 따른 반도체 장치(100)의 바디 바이어스 방법을 보여주는 순서도이다. 도 9를 참조하면, 본 발명의 반도체 장치(100)는 명령어를 검출하여 PMOS 트랜지스터(132)의 바디 전압(VBBP) 레벨을 동적으로 제어할 수 있다. 여기서, 명령어는 외부에서 제공되는 명령어일 수도 있지만, 반도체 장치(100)의 내부에서 자체적으로 생성되는 명령어일 수도 있다.
S110 단계에서, 명령어(CMD)의 검출이 수행된다. 명령어 검출을 위해서 바디 바이어스 제어 유닛(110, 도 1 참조)은 외부에서 입력되거나, 자체적으로 생성되는 명령어를 검출할 것이다. 바디 바이어스 제어 유닛(110)은 명령어가 복수의 파워다운 모드들(PDi) 중 어느 하나로 진입하기 위한 명령어인지, 셀프 리프레쉬 모드로 진입하기 위한 명령어인지, 또는 액티브 명령어인지를 검출할 것이다. 여기서, 셀프 리프레쉬 모드는 파워다운 모드의 하나로 분류될 수 있음은 잘 이해될 것이다.
S120 단계에서, 바디 바이어스 제어 유닛(110)은 명령어를 참조하여 바디 전압(VBBP)의 레벨을 결정한다. 특히, 파워다운 모드(PDi)에서는 소모 전력이나 누설 전류의 크기를 제어하기 위한 바디 전압(VBBP_PDi)의 레벨이 결정될 것이다. 각각의 명령어에 대응하는 바디 전압(VBBP_PDi)의 레벨은 테스트에 의해서 결정된 값을 사용할 수 있다. 예를 들면, 검출된 명령어에 대응하는 바디 전압(VBBP_PDi)의 레벨을 테이블 방식으로 저장하고, 입력되는 명령어에 대응하는 바디 전압(VBBP_PDi)의 레벨을 선택하는 선택 신호(BB_SEL)를 생성할 수 있다. 바디 전압(VBBP_PDi)의 레벨이 결정되면, 대응하는 기준 전압(Ri)이 결정된다.
S130 단계에서, 검출된 명령어에 따른 동작 분기가 발생한다. 만일, 검출된 명령어가 셀프 리프레쉬(Self-Refresh) 동작에 대응하는 경우, 절차는 S140으로 이동한다. 검출된 명령어가 액티브 모드(Active mode)에 대응하는 경우, 절차는 S150 단계로 이동한다. 반면, 검출된 명령어가 복수의 파워다운 모드들(PDi) 중 어느 하나인 경우 절차는 S160 단계로 이동한다.
S140 단계에서, 바디 바이어스 발생기(120)는 바디 전압(VBBP)으로 제 1 전원 전압(VDD1)을 기능 블록(130)의 PMOS 트랜지스터(132)에 공급할 것이다. 제 1 전원 전압(VDD1)의 공급에 의하여, PMOS 트랜지스터(132)의 누설 전류는 최소가 될 것이다.
S150 단계에서, 바디 바이어스 발생기(120)는 액티브 바디 전압(VBBP_ACT)을 생성하여 PMOS 트랜지스터(132)에 공급할 것이다. 액티브 바디 전압(VBBP_ACT)의 공급에 의하여, PMOS 트랜지스터(132)의 문턱 전압(Threshold voltage)은 동작 성능을 높이기 위한 레벨로 최적화될 수 있다.
S160 단계에서, 바디 바이어스 발생기(120)는 복수의 파워다운 바디 전압들(VBBP_PDi) 중 어느 하나를 생성할 것이다. 여기서, 복수의 파워다운 바디 전압들(VBBP_PDi)은 다양한 레벨로 설정될 수 있다.
S170 단계에서, 반도체 장치(100)는 전원 차단 상태에 대응하는지 구동 모드를 검출한다. 만일, 지속적으로 동작이 계속되어야 하는 경우라면, 절차는 단계 S110으로 이동한다. 반면, 반도체 장치(100)의 전원이 차단되는 모드인 경우, 바디 바이어스 전압을 공급하기 위한 제반 절차는 종료된다.
이상에서는 명령어를 검출하여 트랜지스터의 바디 전압의 레벨을 가변하는 적응적 바디 바이어스 방법이 설명되었다. 본 발명의 바디 바이어스 방법에 따르면, 동작 모드에 따라 다양한 레벨의 바디 전압의 제공이 가능하다. 따라서, 본 발명의 실시 예에 따르면, 반도체 장치(100)의 파워다운 모드에서 소모되는 전류의 크기가 최소화될 수 있다. 이러한 효과에 따라, 파워다운 모드에서 액티브 모드로 전환되는 시점에서 파워다운 탈출 시간을 단축시킬 수 있다.
도 11a 및 도 11b는 본 발명의 다른 실시 예에 따른 PMOS 트랜지스터 및 NMOS 트랜지스터를 보여주는 단면도들이다.
도 11a를 참조하면, PMOS 트랜지스터(132)를 형성하기 위하여, 기판(P-Sub)에 N-웰(132a)이 형성된다. N-웰(132a)을 형성하기 위해서 P형 기판(P-Sub)에 N형의 도펀트를 주입하게 된다. 이어서 N-웰(132a)의 상부에는 PMOS 트랜지스터의 드레인이나 소스를 구성하는 P+ 도핑 영역들(132b, 132c)이 형성된다. 또한, 바디 전압(VBBP)을 제공하기 위한 N+ 도핑 영역(132d)이 N-웰(132a)의 내부에 형성될 것이다. 게이트 절연막(132e)과 게이트 전극(132f)이 순차적으로 적층된다. 게이트 절연막(132e)은 산화막, 질화막 또는 이들이 적층된 적층막으로 형성할 수 있다. 또한, 고유전율을 갖는 금속 산화물 또는 이들이 나미네이트 구조로 적층된 적층막 또는 이들이 혼합된 혼합막으로 형성할 수도 있다. 그리고 게이트 전극(132f)은 불순물 이온(P, As, B 등)이 도핑된 폴리 실리콘막 또는 금속막으로 형성할 수 있다.
이러한 구조에서, 바디 전압(VBBP)이 증가하면, P+ 도핑 영역들(132b, 132c)과 N-웰(132a) 간의 역방향 바이어스가 증가하게 된다. 따라서, P+ 도핑 영역들(132b, 132c)로 형성되는 PMOS 트랜지스터(132)의 소스-드레인(Source-Drain) 사이에 흐르는 누설 전류가 감소하게 될 것이다.
도 11b를 참조하면, NMOS 트랜지스터(134')를 형성하기 위하여, 기판(P-Sub)의 상부에 N-웰(Deep N-Well)이 형성되고, N-웰(Deep N-Well) 상부에는 P-웰(134a)이 형성될 수 있다. P-웰(134a) 상부에는 드레인이나 소스로 작용하는 N+ 도핑 영역들(134b, 134c)이 형성된다. 또한, 바디 전압(VBBN)을 제공하기 위한 P+ 도핑 영역(134d)이 P-웰(134a) 상부에 형성될 것이다. 이어서, 게이트 절연막(134e)과 게이트 전극(134f)이 순차적으로 적층된다. 이러한 구조에서, 양전압 또는 음전압(Negative voltage)으로 제공되는 바디 전압(VBBN)의 레벨이 증가하면, N+ 도핑 영역들(134b, 134c)과 기판(P-Sub) 역방향 바이어스가 증가하게 된다. 이 경우, N+ 도핑 영역들(134b, 134c)로 형성되는 NMOS 트랜지스터(134')의 소스-드레인(Source-Drain) 사이에 흐르는 누설 전류가 감소하게 될 것이다.
도 12는 도 1의 바디 바이어스 발생기의 다른 실시 예를 보여주는 블록도이다. 도 12를 참조하면, 바디 바이어스 발생기(120b)는 레퍼런스 발생기(122') 및 다운 컨버터(124')를 포함한다. 다운 컨버터(124')는 기능 블록(130, 도 1 참조)에 포함되는 PMOS 트랜지스터(132)의 바디 전압(VBBP)과 NMOS 트랜지스터(134)의 바디 전압(VBBN)을 생성할 수 있다.
레퍼런스 발생기(122')는 바디 바이어스 선택 신호(BB_SEL)에 응답하여 선택된 레벨의 기준 전압(Ri, Ri')을 생성한다. 여기서, 기준 전압(Ri)은 PMOS 트랜지스터(132)의 바디 전압(VBBP)을, 기준 전압(Ri')은 NMOS 트랜지스터(134') 바디 전압(VBBN)을 각각 생성하기 위한 기준으로 제공된다. 레퍼런스 발생기(122')는, 앞서 설명한 바와 같은 밴드갭 기준 전압 발생기나 부트스트랩 기준 전압 발생기 등이 사용될 수 있다.
레퍼런스 발생기(122')는 바디 바이어스 선택 신호(BB_SEL)에 의해서 복수의 기준 레벨 중 어느 하나를 선택할 수 있다. 예를 들면, 셀프 리프레쉬 명령어가 제공되는 경우에는, 레퍼런스 발생기(122')는 PMOS 트랜지스터(132)와 NMOS 트랜지스터(134')의 누설 전류를 최소화하기 위한 기준 전압(Ri, Ri')을 생성한다. 레퍼런스 발생기(122')는 액티브 명령이 제공되면, PMOS 트랜지스터(132)와 NMOS 트랜지스터(134')의 동작 속도를 최적으로 제공하기 위한 기준 전압(Ri, Ri')을 생성할 수 있다.
다운 컨버터(124')는 레퍼런스 발생기(122')로부터의 기준 전압들(Ri, Ri')을 참조하여 PMOS 트랜지스터(132)와 NMOS 트랜지스터(134') 각각에 대응하는 바디 전압들(VBBP, VBBN)을 생성한다. 다운 컨버터(124')는 제 1 전원 전압(VDD1) 또는 제 2 전원 전압(VDD2)을 사용하여 PMOS 트랜지스터(132) 및 NMOS 트랜지스터(134')의 바디 전압들(VBBP, VBBN)을 생성한다. 다운 컨버터(124')는 제 1 전원 전압(VDD1) 또는 제 2 전원 전압(VDD2)을 다운 컨버팅하여 고속으로 바디 전압들(VBBP, VBBN)을 생성할 수 있다. 다운 컨버터(124')가 전원 전압(VDD1)을 다운 컨버팅하여 바디 전압(VBBP, VBBN)을 생성하는 것으로 설명되었다. 하지만, 다운 컨버터(124')는 필요시 고속의 차지 펌프를 이용하여 바디 전압들(VBBP, VBBN)을 생성할 수 있다.
도 13a는 도 12의 다운 컨버터의 출력 전압을 보여주는 파형도이다. 도 13a를 참조하면, 바디 전압(VBBP, VBBN)의 레벨은 입력되는 명령어에 따라 적응적으로 가변될 수 있다.
먼저, T0 시점 이전에 반도체 장치(100)는 액티브 명령어(Active CMD)가 제공된 것으로 가정한다. 그러면, 바디 바이어스 발생기(120)는 액티브 바디 전압(VBBP_ACT, VBBN_ACT)를 생성할 것이다. PMOS 트랜지스터(132)는 액티브 바디 전압(VBBP_ACT)을, NMOS 트랜지스터(134')는 액티브 바디 전압(VBBN_ACT)을 각각 제공받을 것이다.
T0 시점에서, 동작 모드는 파워다운 명령에 의해서 제 1 파워다운 모드(PD1)로 진입한다. 그러면, 반도체 장치(100)의 액티브 모드(Active)는 종료된다. 바디 바이어스 제어 유닛(110)에 의해서 제 1 파워다운 모드(PD1)에 대응하는 명령어(CMD)가 검출되면, 바디 바이어스 발생기(120)는 제 1 파워다운 모드(PD1)에 대응하는 PMOS 바디 전압(VBBP_PD1)을 생성할 것이다. 생성된 PMOS 바디 전압(VBBP_PD1)은 PMOS 트랜지스터(132)에 제공될 것이다. 바디 바이어스 발생기(120)는 제 1 파워다운 모드(PD1)에 대응하는 NMOS 바디 전압(VBBN_PD1)을 생성할 수 있다. 도시된 파형도에서는 NMOS 바디 전압(VBBN_PD1)은 접지 전압(Vss)으로 도시되어 있다.
T1 시점에서, 액티브 명령(Active CMD)이 입력되고 제 1 파워다운 모드(PD1)로부터의 탈출(Exit)이 수행된다. 입력된 액티브 명령어(Active CMD)의 수행의 신뢰성을 제공하기 위해서는 PMOS 바디 전압(VBBP_ACT)이 신속히 셋업되어야 할 것이다. 이때, 반도체 장치(100)의 코어에 포함되는 PMOS 트랜지스터(132)는 바디 전압(VBBP_ACT)에 의해서 바이어스된다. 그리고 NMOS 트랜지스터(134')는 바디 전압(VBBN_ACT)에 의해서 바이어스될 것이다.
T2 시점에서, 제 2 파워다운 모드(PD2)에 대응하는 명령어가 입력된다. 바디 바이어스 제어 유닛(110)에 의해서 제 2 파워다운 모드(PD2)에 대응하는 명령어(CMD)가 입력되면, 반도체 장치(100)의 제반 구성들은 제 2 파워다운 모드(PD2)에 대응하는 바이어스를 제공받을 것이다. 제 2 파워다운 모드(PD2)는, 예를 들면, 셀프 리프레쉬(Self-refresh) 동작 모드일 수 있다. 제 2 파워다운 모드(PD2)에서 PMOS 바디 전압(VBBP_PD2)이 PMOS 트랜지스터(132)에 제공될 것이다. 제 2 파워다운 모드(PD2)에서 NMOS 바디 전압(VBBN_PD2)은 접지 레벨(Vss)로 제공될 수 있다.
T3 시점에서, 액티브 명령(Active CMD)이 입력되고 제 2 파워다운 모드(PD2)로부터의 탈출(Exit)이 수행된다. 입력된 액티브 명령어(Active CMD)의 수행의 신뢰성을 제공하기 위해서는 액티브 모드 바디 전압(VBBP_ACT, VBBN_ACT)이 신속히 셋업되어야 할 것이다.
이상에서는 본 발명의 실시 예에 따른 바디 바이어스 방법을 타이밍도를 통해서 간략히 설명하였다. 여기서, PMOS 트랜지스터(132)와 NMOS 트랜지스터(134') 각각의 바디 전압들이 동작 모드에 따라 적응적으로 가변되는 실시 예가 설명되었다.
도 13b는 도 12의 다운 컨버터의 출력 전압의 다른 형태를 보여주는 파형도이다. 도 13b를 참조하면, 바디 전압(VBBP, VBBN)의 레벨은 입력되는 명령어에 따라 다양한 레벨로 생성될 수 있다.
T0 시점 이전에는 액티브 동작 모드인 것으로 가정한다. 이때, 액티브 명령어(Active CMD)에 응답하여 다운 컨버터(124b)는 액티브 모드 바디 전압들(VBBP_ACT, VBBN_ACT)을 생성한다. 그리고 다운 컨버터(124b)는 PMOS 트랜지스터(132)의 바디 영역으로는 바디 전압(VBBP_ACT)을, NMOS 트랜지스터(134)의 바디 영역으로는 바디 전압(VBBN_ACT)을 제공할 것이다. 액티브 모드에서 PMOS 트랜지스터(132)와 NMOS 트랜지스터(134)의 바디 전압들(VBBP_ACT, VBBN_ACT)에 의해, 기능 블록(130)의 높은 구동 성능이 지원될 것이다.
T0 시점에서, 반도체 장치(100)의 동작 모드는 제 1 파워다운 모드(PD1)로 진입한다. 제 1 파워다운 모드(PD1)에 대응하는 명령어가 입력되면, 반도체 장치(100)의 제반 동작 모드는 파워다운 모드로 설정된다. 예를 들면, 반도체 장치(100)에 포함되는 각각의 제어 유닛들과 논리 소자들은 데이터 값을 유지한 체로 동작을 중지할 수 있을 것이다. 제 1 파워다운 모드(PD1)에서 바디 전압(VBBP_PD1)은 PMOS 트랜지스터(132)에, 바디 전압(VBBN_PD1)은 NMOS 트랜지스터(134')에 제공될 것이다.
제 1 파워다운 모드(PD1)에서의 PMOS 트랜지스터(132)와 NMOS 트랜지스터(134') 각각의 바디 전압들(VBBP_PD1, VBBN_PD1)의 레벨은 액티브 모드(Active)에서의 바디 전압들(VBBP_ACT, VBBN_ACT)의 레벨과는 다른 값으로 제공될 것이다. 예를 들면, 제 1 파워다운 모드(PD1)에서 PMOS 트랜지스터(132)의 바디 전압(VBBP_PD1)은 액티브 모드(Active) 모드에서의 바디 전압(VBBP_ACT)보다 높아진다. 반면, 제 1 파워다운 모드(PD1)에서 NMOS 트랜지스터(134)의 바디 전압(VBBN_PD1)은 액티브 모드(Active)에서의 바디 전압(VBBN_ACT)보다 낮아질 수 있다.
T1 시점에서, 액티브 명령(Active CMD)이 입력되면, 반도체 장치(100)의 동작 모드는 제 1 파워다운 모드(PD1)로부터 벗어나 액티브 모드(Active)로 진입한다. 입력된 액티브 명령어(Active CMD)의 수행의 신뢰성을 제공하기 위해서는 기능 블록(130, 도 1 참조)을 구성하는 트랜지스터들(132, 134')에 대한 바디 바이어스의 셋업이 고속으로 이루어져야 한다. 즉, 파워다운 탈출 시간이 단축되어야 한다. 본 발명의 실시 예에 따른 제 1 파워다운 모드(PD1)에서의 바디 전압(VBBP_PD1, VBBN_PD1)에 의해서 트랜지스터들(132, 134')의 액티브 모드 바디 전압(VBBP_ACT, VBBN_ACT)이 신속히 안정화될 수 있다.
T2 시점에서, 제 2 파워다운 모드(PD2)에 대응하는 명령어가 입력된다. 바디 바이어스 제어 유닛(110)에 의해서 제 2 파워다운 모드(PD2)에 대응하는 명령어가 검출되면, 반도체 장치(100)의 동작 모드는 제 2 파워다운 모드(PD2)에 진입한다. 제 2 파워다운 모드(PD2)에서 바디 바이어스 전압(VBBP_PD2)이 PMOS 트랜지스터(132)에, 바디 바이어스 전압(VBBN_PD2)이 NMOS 트랜지스터(134')에 제공될 것이다.
제 2 파워다운 모드(PD2)는 상대적으로 누설 전류의 양이 많은 파워다운 모드에 대응한다. 제 2 파워다운 모드(PD2)에 대응하는 명령어에 응답하여 바디 바이어스 발생기(120)는 바디 전압(VBBP_PD2 VBBN_PD2)을 생성한다. 생성된 바디 전압(VBBP_PD2 VBBN_PD2)은 기능 블록(130)의 바디 영역에 제공될 것이다. 여기서, PMOS 트랜지스터(132)에 공급되는 바디 전압(VBBP_PD2)의 레벨은 상대적으로 높아질 수 있다. 예를 들면, 제 2 파워다운 모드(PD2)에서의 PMOS 트랜지스터(132)의 바디 전압은 거의 제 1 전원 전압(VDD1)에 육박하는 레벨로 제공될 수 있을 것이다. NMOS 트랜지스터(134')에 공급되는 바디 전압(VBBN_PD2)의 레벨은 제 1 파워다운 모드(PD1) 시의 바디 전압(VBBN_PD1)보다 낮아질 수 있다. 예를 들면, 제 2 파워다운 모드(PD2)에서의 NMOS 트랜지스터(134')의 바디 전압은 음전압 레벨로 제공될 수도 있을 것이다.
T3 시점에서, 액티브 명령(Active CMD)이 입력되면, 동작 모드는 제 2 파워다운 모드(PD2)로부터 액티브 모드로 전환된다. 입력된 액티브 명령어(Active CMD)의 수행의 신뢰성을 제공하기 위해서는 액티브 바디 전압(VBBP_ACT, VBBN_ACT)이 신속히 안정화되어야 할 것이다.
이상에서는 본 발명의 실시 예에 따른 바디 바이어스 방법을 파형도를 통해서 간략히 설명하였다. 여기서, 액티브 모드에 제공되는 바디 전압 레벨(VBBP_ACT, VBBN_ACT)이 항상 일정한 것으로 설명되었다. 그러나 PMOS 트랜지스터(132)와 NMOS 트랜지스터(134') 각각에 대해서 동작 모드에 따라 레벨이 가변되는 액티브 바디 전압이 제공될 수도 있음은 잘 이해될 것이다.
더불어, 파워다운 모드들(PD1, PD2) 또는 액티브 모드에서의 NMOS 트랜지스터(134')에 제공되는 바디 전압은 다양한 방식으로 제공될 수 있을 것이다. 예를 들면, DRAM에서는 메모리 셀의 액세스 트랜지스터를 제어하는 전압이 존재한다. 하나는 액세스 트랜지스터의 바디에 제공되는 바디 바이어스 전압(VBB1)이고, 다른 하나는 게이트에 제공되는 제어 전압(VBB2)이다. NMOS 트랜지스터(134')에 제공되는 바디 전압(VBBN)으로 복수의 다운 컨버터, 접지 회로(GND), 액세스 트랜지스터 바이어스 회로를 통해서 생성되는 전압들(VBB1, VBB2)을 혼용하여 사용할 수 있을 것이다. 이 경우, 액세스 트랜지스터 바이어스 회로를 통해서 생성되는 전압들(VBB1, VBB2)을 사용하면, NMOS 트랜지스터(134')에 제공되는 바디 전압(VBBN)으로 음전압이 제공될 수 있다.
도 14는 도 1의 바디 바이어스 발생기의 또 다른 실시 예를 보여주는 블록도이다. 도 14를 참조하면, 바디 바이어스 발생기(120c)는 PVT 추정 레퍼런스 발생기(122c) 및 다운 컨버터(124c)를 포함한다.
PVT 추정 레퍼런스 발생기(122c)는 바디 바이어스 선택 신호(BB_SEL)에 응답하여 해당 레벨의 기준 전압(Ri)을 생성한다. 특히, PVT 추정 레퍼런스 발생기(122c)는 반도체 장치(100)의 공정 변화(Process Variation), 전압 변화(Voltage Variation), 온도 변화(Temperature Variation) 중 적어도 하나를 참조한 기준 전압(Ri)을 생성할 수 있다. PVT 변화를 적용하기 위한 PVT 신호는 추가적인 모니터링 블록을 통해서 제공되거나, PVT 추정 레퍼런스 발생기(122c)의 내부에 구비되는 모니터링 소자를 통해서 검출될 수 있을 것이다.
다운 컨버터(124c)는 레퍼런스 발생기(122c)로부터의 기준 전압(Ri)을 참조하여 PMOS 트랜지스터(132)에 제공될 바디 전압(VBBP)을 생성한다. 도시되지는 않았지만, 다운 컨버터(124c)는 기준 전압(Ri)을 참조하여 NMOS 트랜지스터(134)의 바디 전압(VBBN)을 생성할 수 있음은 잘 이해될 것이다. 다운 컨버터(124c)는 앞서 설명된 소자들로 구성될 수 있으므로 구체적인 설명은 생략하기로 한다.
도 15는 도 1의 바디 바이어스 발생기의 또 다른 실시 예를 보여주는 블록도이다. 도 15를 참조하면, 바디 바이어스 발생기(120d)는 리키지 모니터(121d), 레퍼런스 발생기(122d) 그리고 다운 컨버터(124c)를 포함한다.
리키지 모니터(121d)는 기능 블록(130)의 트랜지스터(132, 134)에서의 누설 전류의 양을 모니터링한다. 리키지 모니터(121d)는 트랜지스터에서 발생하는 누설 전류의 크기를 모니터링하기 위해서 별도의 더미 트랜지스터들을 구비할 수도 있다. 리키지 모니터(121d)는 검출된 누설 전류의 크기에 따라 레퍼런스 발생기(122d)에 옵셋(Offset)을 제공할 수 있다.
레퍼런스 발생기(122d)는 바디 바이어스 선택 신호(BB_SEL)에 응답하여 해당 레벨의 기준 전압(Ri)을 생성한다. 특히, 레퍼런스 발생기(122c)는 리키지 모니터(121d)로부터 제공되는 옵셋(Offset)을 참조하여 기준 전압(Ri)의 레벨을 조정하여 출력할 수 있다. 옵셋(Offset)에는 반도체 장치(100)의 공정 변화(Process Variation), 전압 변화(Voltage Variation), 온도 변화(Temperature Variation)에 따른 누설 전류의 크기 변동에 대한 정보가 포함될 것이다. 따라서, 옵셋(Offset)을 적용하여 기준 전압(Ri)을 생성하는 경우, 구동 조건에 따른 최적 바디 전압(VBBP)의 생성이 가능할 것으로 기대된다.
다운 컨버터(124d)는 레퍼런스 발생기(122d)로부터의 기준 전압(Ri)을 참조하여 PMOS 트랜지스터(132)에 제공될 바디 전압(VBBP)을 생성한다. 도시되지는 않았지만, 다운 컨버터(124d)는 기준 전압(Ri)을 참조하여 NMOS 트랜지스터(134)의 바디 전압(VBBN)을 생성할 수 있음은 잘 이해될 것이다.
상술한 리키지 모니터(121d)는 사용자에 의해서 프로그램 가능한 퓨즈 옵셋으로 제공될 수도 있다. 테스트 공정에서 반도체 장치(100)의 동작 특성이 검출되고, 검출된 특성에 대한 최적 바디 전압을 제공하기 위한 옵셋(Offset)이 프로그램될 수 있을 것이다.
도 16은 본 발명의 실시 예에 따른 디램을 보여주는 블록도이다. 도 16을 참조하면, 디램(200)은 셀 어레이(210), 행 디코더(220), 칼럼 디코더(230), 읽기/쓰기 회로(240), DQ 버퍼(250), 명령어 디코더(260), 제어 신호 발생기(270), 모드 레지스터 셋(280), 그리고 바디 바이어스 제어부(290)를 포함한다.
셀 어레이(210)는 복수의 메모리 셀들이 각각 워드 라인들과 비트 라인들에 연결되어 행 방향과 열 방향으로 배열된다. 각각의 메모리 셀들은 셀 커패시터(Cell Capacator)와 액세스 트랜지스터(Access Transistor)로 구성될 수 있다. 액세스 트랜지스터의 게이트는 행 방향으로 배열된 워드 라인들(WL1~WLn) 어느 하나에 연결된다. 액세스 트랜지스터의 일단은 열 방향으로 배열되어 있는 비트 라인(BL) 혹은 상보 비트 라인(/BL)에 연결된다. 액세스 트랜지스터의 타단은 셀 커패시터에 연결될 수 있다.
행 디코더(220)는 입력되는 어드레스(ADD)에 응답하여 액세스될 메모리 셀의 워드 라인을 선택한다. 행 디코더(220)는 입력되는 어드레스(ADD)를 디코딩하여 해당 워드 라인을 인에이블한다. 또한, 행 디코더(220)는 셀프 리프레쉬 동작 모드에서는 어드레스 카운터(미도시됨)로부터 발생되는 행 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다. 열 디코더(230)는 데이터가 입력 혹은 출력될 메모리 셀의 비트 라인을 선택한다.
읽기/쓰기 회로(240)는 선택된 비트 라인으로 선택된 메모리 셀에 데이터를 기입하거나, 이미 기입된 데이터를 센싱한다. 읽기/쓰기 회로(240)는 메모리 셀에 저장된 데이터를 센싱하여 증폭하는 감지 증폭기를 포함할 수 있다. 또한, 읽기/쓰기 회로(240)는 입력되는 데이터를 선택된 메모리 셀에 저장하기 위한 구성들을 더 포함할 수 있다.
DQ 버퍼(250)는 외부로부터 입력되는 기입 데이터를 일시 저장하여 읽기/쓰기 회로(240)에 전달한다. DQ 버퍼(250)는 읽기/쓰기 회로(240)로부터 전달되는 독출 데이터를 외부로 출력한다.
명령어 디코더(260)는 외부로부터 인가되는 제어 신호들(/CS, /RAC, /CAS, /WE)을 참조하여 입력되는 명령어를 판단한다. 통상적인 디램에서는 제어 신호들(/CS, /RAC, /CAS, /WE)의 조합에 의해서 액티브 명령어(Active Command)와 오토 리프레쉬 명령어(Auto refresh command)가 결정된다. 또한, 오토 리프레쉬 명령어와 클록 인에이블신호(CKE)의 조합에 의해 셀프 리프레쉬 명령어가 식별될 수 있다. 이러한 명령어의 디코딩 결과는 본 발명의 바디 바이어스 제어부(290) 및 제어 신호 발생기(270)로 전달될 것이다.
제어 신호 발생기(270)는 외부에서 입력된 명령들(CMD), 뱅크 어드레스(Bank Addr) 등을 참조하여 선택된 메모리 셀을 접근하기 위한 제어 신호를 발생한다. 모드 레지스터 셋(280)은 디램(200)의 동작 모드를 지정하기 위한 MRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다.
바디 바이어스 제어부(290)는 입력되는 명령어를 검출하여 각각의 명령어에 대응하는 바디 전압(VBB)을 생성한다. 바디 바이어스 제어부(290)는 바디 바이어스 제어 유닛(292)과 바디 바이어스 발생기(294)를 포함한다. 바디 바이어스 제어 유닛(292)은 입력되는 명령어를 검출하여 제어 신호(BB_SEL)를 생성한다. 바디 바이어스 발생기(294)는 제어 신호(BB_SEL)를 참조하여 해당 명령어에 대응하는 바디 전압(VBB)을 생성한다. 명령어에 대응하는 바디 전압(VBB)은 디램(200) 전체의 기능 블록들을 구성하는 PMOS 트랜지스터나 NMOS 트랜지스터의 바디 영역에 제공될 것이다. 바디 전압(VBB)은 명령어에 의해서 선택되는 동작 모드에 따라 다양한 레벨로 제어될 수 있다. 따라서, 성능이 우선되는 명령어 모드에서는 상대적으로 낮은 레벨의 바디 전압(VBB)이 제공될 수 있다. 반면, 소모 전력의 감소가 우선되는 파워다운 모드에서는 상대적으로 높은 레벨의 바디 전압(VBB)이 생성될 수 있다.
이상에서 설명된 구조에서, 바디 바이어스 제어부(290)를 통해서 낮은 전력 소모와 높은 신뢰성을 갖는 디램의 구현이 가능하다.
도 17은 본 발명의 특징에 따른 플래시 메모리 장치를 보여주는 블록도이다. 도 17을 참조하면, 플래시 메모리 장치(300)는 낸드 셀 어레이(310), 행 디코더(320), 페이지 버퍼 회로(330), 열 게이팅 회로(124), 입출력 버퍼(340), 제어 로직(350), 그리고 바디 바이어스 발생기(360)를 포함한다.
낸드 셀 어레이(310)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(320)에 연결된다. 낸드 셀 어레이(310)는 비트 라인(BL)을 통해서 페이지 버퍼 회로(330)에 연결된다. 낸드 셀 어레이(310)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 각각의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 낸드 셀 어레이(310)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다.
행 디코더(320)는 어드레스(ADD)에 응답하여 낸드 셀 어레이(310)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(320)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(320)는 선택된 메모리 블록의 워드 라인에 워드 라인 전압(VWL) 및 선택 라인 전압(VSL)을 전달한다.
페이지 버퍼 회로(330)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 읽기 동작시, 페이지 버퍼 회로(330)는 제어 로직(127)의 제어에 따라 선택된 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해서 감지한다. 프로그램 동작시, 페이지 버퍼 회로(330)는 입출력 버퍼(340)를 통해서 입력되는 쓰기 데이터를 비트 라인을 통해서 낸드 셀 어레이(310)에 기입하게 될 것이다.
입출력 버퍼(340)는 외부로부터 제공되는 데이터를 일시 저장한다. 입출력 버퍼(340)는 플래시 메모리 장치(300)의 읽기 데이터나 내부 상태 데이터를 일시 저장하고, 지정된 시점에 입출력 라인(I/O Line)을 통해서 외부에 출력할 것이다. 예를 들면, 입출력 버퍼(340)는 외부에서 입출력 라인(I/O Line)을 통해서 제공되는 명령어, 어드레스, 데이터를 일시 저장한다. 그리고 명령어(CMD)는 제어 로직(350)으로, 어드레스(ADD)는 행 디코더(320) 또는 제어 로직(350)으로, 데이터는 페이지 버퍼 회로(330)로 전달될 것이다.
제어 로직(350)은 외부로부터 제공되는 명령어(CMD)나 제어 신호에 응답하여 페이지 버퍼 회로(330), 입출력 버퍼(340), 그리고 바디 바이어스 발생기(360)를 제어할 수 있다. 제어 로직(350)은 읽기 명령어에 응답하여 선택된 메모리 셀들에 대한 워드 라인 셋업, 데이터 센싱, 덤핑 동작, 코어 리커버리 동작 등을 포함하는 제반 제어 동작을 수행한다.
바디 바이어스 발생기(360)는 제어 로직(350)의 제어에 따라 플래시 메모리 장치(300)의 제반 회로들에 제공되는 바디 전압(VBB)을 생성한다. 바디 바이어스 발생기(360)는 제어 로직(350)을 통해서 직접 제공되거나 디코딩되어 제공되는 명령어를 참조하여 바디 전압(VBB)의 레벨을 결정한다. 예를 들면, 바디 바이어스 발생기(360)는 동작 속도가 우선시되는 동작 모드에서는 상대적으로 낮은 바디 전압(VBB)을 생성할 수 있다. 반면, 바디 바이어스 발생기(360)는 누설 전류를 줄이는 것이 우선시되는 동작 모드에서는 상대적으로 높은 레벨의 바디 전압(VBB)을 생성할 수 있다.
본 발명의 플래시 메모리 장치(300)는 동작 명령어에 따른 다양한 레벨의 바디 전압(VBB)의 생성이 가능하다. 따라서, 본 발명의 기술적 특징에 따르면 높은 동작 성능과 낮은 소모 전력 특성을 가지는 플래시 메모리 장치(300)를 구현할 수 있다.
도 18은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 다른 예를 간략히 보여주는 블록도이다. 도 18을 참조하면, 불휘발성 메모리 장치(400)는 셀 어레이(410), 어드레스 디코더(420), 열 선택기(430), 쓰기 드라이버(440), 감지 증폭기(450), 입출력 버퍼(460), 그리고 바디 바이어스 발생기(470)를 포함한다.
셀 어레이(410)에는 복수의 불휘발성 메모리 셀들이 포함된다. 복수의 불휘발성 메모리 셀들 각각은 전원이 제거되어도 저장된 데이터를 유지하는 불휘발성 메모리 소자들이다. 예를 들면, 메모리 셀들 각각은 MRAM, PRAM, RRAM, FRAM 등의 메모리 소자들로 구성될 수 있을 것이다.
어드레스 디코더(420)는 외부로부터 어드레스(ADD)를 제공받는다. 여기에서, 어드레스(ADD)는 워드 라인(Word line)을 선택하기 위한 행 어드레스(Row Address: RA)와 비트 라인(Bit line)을 선택하기 위한 열 어드레스(Column Address; CA)로 구분된다. 어드레스 디코더(420)는 외부에서 제공된 어드레스(ADD)를 디코딩하여 대응하는 워드 라인과 비트 라인을 선택하기 위한 선택 신호들(Xi, Yj)을 출력할 것이다.
열 선택기(430)는 선택 신호(Yj)에 응답하여 복수의 비트 라인들 중 적어도 하나를 선택할 것이다. 열 선택기(430)에 의해서 선택된 비트 라인은 쓰기 드라이버(440) 또는 감지 증폭기(450)와 연결된다.
쓰기 드라이버(440)는 입출력 버퍼(460)로부터 전달되는 입력 데이터(DI)를 제공받는다. 쓰기 드라이버(440)는 데이터 라인(DL)을 통해서 선택된 비트 라인으로 입력 데이터(DI)에 대응하는 기입 신호를 전달한다. 감지 증폭기(450)는 선택된 비트 라인을 통해서 선택된 메모리 셀에 저장된 데이터를 감지한다. 감지 증폭기(450)에 의해서 감지된 데이터는 입출력 회로(460)에 출력 데이터(DO)로 전달될 것이다.
입출력 버퍼(460)는 외부로부터 입력 데이터(DI)를 저장하여 쓰기 드라이버(440)에 전달한다. 입출력 버퍼(460)는 감지 증폭기(450)로부터 제공되는 출력 데이터(DO)를 외부로 전달할 것이다.
바디 바이어스 발생기(470)는 외부에서 또는 내부에서 생성되는 명령어(CMD)에 따른 바디 전압(VBB)을 생성한다. 바디 바이어스 발생기(470)는 명령어(CMD)의 종류를 검출하여 바디 전압의 레벨을 다양하게 제공할 수 있다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 불휘발성 메모리 장치(400)는 명령어의 종류에 따른 바디 전압(VBB)의 레벨 제어가 가능하다. 따라서, 낮은 소모 전력과 높은 데이터 신뢰성을 갖는 불휘발성 메모리 장치의 구현이 가능하다.
도 19는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 휴대용 단말기를 나타내는 블록도이다. 도 19를 참조하면, 본 발명의 실시 예에 따른 휴대용 단말기(1000)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 디램(1500), 유저 인터페이스(1600), 그리고 컨트롤러(1700)를 포함한다.
이미지 처리부(1100)는 렌즈(1110), 이미지 센서(1120), 이미지 프로세서(1130), 그리고 디스플레이부(1140)를 포함한다. 무선 송수신부(1200)는 안테나(1210), 트랜시버(1220), 모뎀(1230)을 포함한다. 오디오 처리부(1300)는 오디오 프로세서(1310), 마이크(1320), 그리고 스피커(1330)를 포함한다.
휴대용 단말기(1000)에는 다양한 종류의 반도체 장치들이 포함될 수 있다. 특히, 컨트롤러(1700)의 기능을 수행하는 응용 프로세서(Application processor)의 경우 저전력, 고성능이 요구된다. 이러한 요구에 따라 컨트롤러(1700)는 미세화 공정에 따라 멀티 코어 형태로 제공되기도 한다. 본 발명의 바디 바이어스 방법을 적용하면, 컨트롤러(1700)에서 발생하는 누설 전류의 양을 줄일 수 있다. 또한, 디램(1500)의 경우에도 본 발명의 바디 바이어스 방법을 적용하면, 동작의 신뢰성 및 소모 전력의 절감을 구현할 수 있다.
여기서, 디램(1500)이나 컨트롤러(1700)에 본 발명의 바디 바이어스 방법을 적용하는 것으로 설명되었으나, 본 발명은 여기에 국한되지 않는다. 즉, 본 발명의 명령어에 따른 바디 바이어스 제어 방식은 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400) 등에 포함되는 칩들에도 적용될 수 있을 것이다.
본 발명에 따른 반도체 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 그리고/또는 컨트롤러는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110 : 바디 바이어스 제어 유닛 120 : 바디 바이어스 발생기
122, 122', 122c, 122d : 레퍼런스 발생기
124, 124a, 124b, 124c, 124d, 124' : 다운 컨버터
130 : 기능 블록 210 : 셀 어레이
220 : 행 디코더 230 : 칼럼 디코더
240 : 읽기/쓰기 회로 250 : DQ 버퍼
260 : 명령어 디코더 270 : 제어 신호 발생기
280 : 모드 레지스터 셋 290 : 바디 바이어스 제어부
310 : 낸드 셀 어레이 320 : 행 디코더
330 : 페이지 버퍼 회로 340 : 입출력 버퍼
350 : 제어 로직 360 : 바디 바이어스 발생기
410 : 셀 어레이 420 : 어드레스 디코더
430 : 열 선택기 440 : 쓰기 드라이버
450 : 감지 증폭기 460 : 입출력 버퍼
470 : 바디 바이어스 발생기 1110 : 렌즈
1120 : 이미지 센서 1130 : 이미지 프로세서
1140 : 디스플레이 유닛 1210 : 안테나
1220 : 송수신기 1230 : 모뎀
1310 : 오디오 처리기 1320 : 마이크
1330 : 스피커 1400 : 이미지 파일 생성 유닛
1500 : 비휘발성 메모리 1600 : 유저 인터페이스
1700 : 컨트롤러

Claims (20)

  1. 복수의 트랜지스터들을 포함하는 기능 블록;
    명령어를 검출하고, 상기 검출 결과에 따라 바디 바이어스 선택 신호를 생성하는 바디 바이어스 제어 유닛; 그리고
    상기 바디 바이어스 선택 신호에 따라 바디 전압을 생성하여 상기 복수의 트랜지스터들의 바디 영역으로 제공하는 바디 바이어스 발생기를 포함하되,
    상기 바디 바이어스 발생기는 외부로부터 제공되는 전원 전압을 다운 컨버팅하여 상기 바디 전압을 생성하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 바디 바이어스 제어 유닛은 파워다운 모드, 액티브 모드, 셀프 리프레쉬 모드들 각각에 대응하는 명령어를 검출하여 상기 바디 바이어스 선택 신호를 생성하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 바디 바이어스 발생기는 상기 바디 바이어스 선택 신호에 따라 파워다운 모드시 복수 레벨의 바디 전압들 중 어느 하나를 생성하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 복수 레벨의 바디 전압들 중에는 상기 복수의 트랜지스터들 각각의 누설 전류 양을 줄이기 위한 레벨의 제 1 바디 전압과, 상기 복수의 트랜지스터들의 구동 속도를 높이기 위한 제 2 바디 전압이 포함되는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 바디 전압은 셀프 리프레쉬 명령어의 입력시에 선택되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 바디 바이어스 발생기는:
    상기 바디 바이어스 선택 신호에 따라 기준 전압을 생성하는 레퍼런스 발생기; 그리고
    상기 외부로부터 제공되는 전원 전압을 상기 기준 전압에 따라 레벨 변환하여 상기 바디 전압으로 출력하는 다운 컨버터를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 다운 컨버터는 외부에서 제공되는 제 1 전원 전압을 출력단으로 스위칭하는 파워 스위치;
    상기 기준 전압과 상기 출력단 전압을 참조하여 상기 출력단을 디스차지하는 풀다운 제어부; 그리고
    상기 기준 전압과 상기 출력단 전압을 참조하여 상기 출력단을 충전하는 풀업 제어부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 풀다운 제어부는:
    피드백되는 상기 출력단 전압을 비반전 입력단에, 상기 기준 전압에 옵셋을 더한 레벨을 반전 입력단에 제공받는 제 1 비교기; 그리고
    상기 제 1 비교기의 출력에 따라 상기 출력단을 접지에 디스차지하는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 비교기는 파워다운 모드에서 활성화되는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 풀업 제어부는:
    피드백되는 상기 출력단 전압을 비반전 입력단에, 상기 기준 전압에 옵셋을 차감한 레벨을 반전 입력단에 제공받는 제 2 비교기; 그리고
    상기 제 2 비교기의 출력에 따라 상기 출력단을 충전하는 PMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 2 비교기는 상기 파워다운 모드 또는 상기 셀프 리프레쉬 동작 모드에서 활성화되는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 PMOS 트랜지스터는 상기 제 1 전원 전압보다 낮은 제 2 전원 전압을 상기 출력단에 스위칭하여 충전하는 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 기능 블록은 디램 셀과 상기 디램 셀을 액세스하기 위한 제어 로직들을 포함하는 반도체 메모리 장치.
  14. 반도체 메모리 장치의 바디 바이어스 방법에 있어서:
    상기 반도체 메모리 장치의 명령어를 검출하는 단계;
    상기 명령어의 종류에 대응하는 기준 전압을 생성하는 단계;
    상기 기준 전압을 참조하여 외부에서 제공되는 제 1 전원 전압 또는 내부에서 생성된 제 2 전원 전압을 다운 컨버팅하여 상기 바디 전압을 생성하는 단계; 그리고
    상기 바디 전압을 상기 명령어에 대응하는 동작 구간 동안 트랜지스터들의 바디 영역에 공급하는 단계를 포함하는 바디 바이어스 방법.
  15. 제 14 항에 있어서,
    상기 명령어를 검출하는 단계에서, 액티브 모드, 파워다운 모드, 그리고 셀프 리프레쉬 모드에 대응하는 명령어가 검출되는 바디 바이어스 방법.
  16. 제 15 항에 있어서,
    상기 파워다운 모드는 복수의 모드들로 식별되는 바디 바이어스 방법.
  17. 제 15 항에 있어서,
    상기 셀프 리프레쉬 모드에 대응하는 명령어가 검출되면, 상기 제 1 전원 전압과 동일할 레벨의 바디 전압을 생성하기 위한 제 1 기준 전압이 생성되는 바디 바이어스 방법.
  18. 제 17 항에 있어서,
    상기 제 1 기준 전압을 참조하여 상기 제 1 전원 전압으로부터 다운 컨버팅된 제 1 바디 전압이 PMOS 트랜지스터의 바디 영역에 공급되는 바디 바이어스 방법.
  19. 제 15 항에 있어서,
    상기 파워다운 모드에 대응하는 명령어가 검출되면, 상기 기준 전압을 생성하는 단계에서 상기 파워다운 모드에 대응하는 레벨의 기준 전압이 생성되는 바디 바이어스 방법.
  20. 바디 바이어스를 위해 트랜지스터들의 바디 영역에 바디 전압을 제공하는 반도체 메모리 장치에 있어서:
    동작 모드에 따라 가변되는 기준 전압을 생성하는 레퍼런스 발생기;
    상기 기준 전압에 따라 외부에서 제공되는 전원 전압을 다운 컨버팅하여 상기 바디 전압으로 제공하는 다운 컨버터; 그리고
    상기 기준 전압의 조정을 위한 옵셋을 상기 레퍼런스 발생기에 제공하는 옵셋 제공부를 포함하는 반도체 메모리 장치.
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