KR100808708B1

KR100808708B1 - 지연 회로 및 그것을 이용한 영상 신호 처리 회로

Info

Publication number: KR100808708B1
Application number: KR1020060092747A
Authority: KR
Inventors: 순스께 세리자와; 데쯔오 사까따; 마사또 오나야
Original assignee: 산요덴키가부시키가이샤
Priority date: 2005-09-30
Filing date: 2006-09-25
Publication date: 2008-02-29
Also published as: TWI318075B; US20070076124A1; CN1953330B; JP2007097019A; CN1953330A; KR20070037331A; TW200721854A; US7800696B2

Abstract

본 발명은 드레인/기판 사이의 기생 용량을 경감시킨다. 충전용 및 방전용 트랜지스터와 그들 소스에 접속된 용량 소자를 구비한 스위치드 캐패시터를 복수 갖고, 입력 신호가 충전용 트랜지스터의 드레인 각각에 대하여 공통으로 입력되고 또한 용량 소자를 충전시키도록 접속됨과 함께，방전용 트랜지스터의 드레인 각각으로부터 용량 소자를 방전시켜 출력 신호가 출력되도록 접속되는 스위치드 캐패시터군과, 충전용 및 방전용 트랜지스터의 게이트 각각의 온/오프를 제어해서 용량 소자 각각을 입력 신호에 기초하여 순차적으로 충전시킴과 함께，해당 순차 충전 시에 전회 충전해 둔 용량 소자를 방전시킴으로써, 출력 신호를 순차적으로 출력시키는 스위칭 제어부를 갖고，인접하는 2개의 상기 스위치드 캐패시터부에서，쌍방의 충전용 및 방전용 트랜지스터끼리 인접시켜, 쌍방의 충전용 및 방전용 트랜지스터의 드레인을 공통시킨다.

지연 회로, 게이트, 용량 소자, 제어부, 기생 용량

Description

지연 회로 및 그것을 이용한 영상 신호 처리 회로{DELAY CIRCUIT AND IMAGE SIGNAL PROSESSING CIRCUIT USING THE SAME}

도 1은 본 발명의 일 실시예에 따른 텔레비전 수신 시스템의 구성을 도시하는 도면.

도 2는 본 발명의 일 실시예에 따른 영상 신호 처리 회로의 구성을 도시하는 도면.

도 3은 본 발명에 따른 색차 신호 B-Y, R-Y의 파형도와 그에 대응하는 휘도신호 Y의 파형도의 일례를 도시하는 도면.

도 4는 본 발명의 일 실시예에 따른 1H 지연 회로의 구성을 도시하는 도면.

도 5는 본 발명의 일 실시예에 따른 1H 지연 회로의 주요 신호의 동작 타이밍을 도시하는 도면.

도 6은 본 발명의 일 실시예에 따른 스위치드 캐패시터군의 레이아웃 및 각종 접속 관계를 도시하는 도면.

도 7은 종래의 경우의 스위치드 캐패시터군의 레이아웃 및 각종 접속 관계를 도시하는 도면.

도 8은 인터레이스 주사를 설명하기 위한 도면.

도 9는 크로마 신호 C, 휘도 신호 Y, 콤포지트 신호 SC의 파형도의 일례를 도시하는 도면.

도 10은 스위치드 캐패시터 회로를 이용한 종래의 지연 회로의 구성을 설명하기 위한 도면.

도 11은 스위치드 캐패시터 회로를 이용한 종래의 지연 회로의 주요 신호의 타이밍을 도시하는 도면.

도 12는 NMOS 트랜지스터의 일반적인 단면 구조를 도시하는 도면.

도 13은 종래의 지연 회로를 구성하는 스위치드 캐패시터 회로의 레이아웃 및 각종 접속 관계를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

10: 드레인 전극

11: 게이트 전극

12: 소스 전극

13: 다결정 폴리실리콘

14: 이산화 실리콘

15: N⁺ 영역

16: P형 실리콘 기판

17: 드레인

18: 게이트

19: 소스

110: 안테나

120: 튜너

130: 중간 주파 필터

140: 영상 중간 주파 처리 회로

150, 600: 클램프 회로

160: YC 분리 회로

170: 휘도 신호 처리 회로

171: 지연 라인

172: 샤프니스 조정부

173: 블랙 스트레치 처리부

174: 콘트라스트 조정부

180: 색 신호 처리 회로

181: 게인 조정부

182: 컬러 킬러 회로

190: 색 복조 회로

191: 동기 검파 회로

192, 193: 승산기

194: 부 반송파 신호 발진기

195: 위상 시프터

196: LPF

198: 가산기

199: 컬러 클램프 회로

200: 매트릭스 회로

210: RGB 드라이버

220: 디스플레이

300: 영상 신호 처리 회로

400: 1H 지연 회로

412: 스위치드 캐패시터군

701, 413: 스위칭 제어 회로

702, 411: 볼티지 팔로워

410a∼410d, 703a∼703b: 스위치드 캐패시터부

500: SECAM 디코더

600: 클램프 회로

601: 스위치 회로

<특허 문헌 1> 일본 특개평 9-191472호 공보

본 발명은 지연 회로 및 그것을 이용한 영상 신호 처리 회로에 관한 것이다.

세계에서 채용되는 아날로그 컬러 텔레비전 방식으로서는, 일본이나 북중미에서 주로 채용되는 NTSC(National Television Standards Committee) 방식, 서유럽 여러 국가에서 주로 채용되는 PAL(Phase Alternation by Line) 방식, 동유럽 여러 국가에서 주로 채용되는 SECAM(SEquential Couleur A Memoire) 방식으로 크게 구별된다. NTSC 방식은, 수평 방향의 주사선 수가 525개로 매초 30프레임의 인터레이스 주사이고, 수평 주사 주파수는 15.75㎑, 수직 주사 주파수는 60㎐이다. PAL 방식은, 수평 방향의 주사선 수가 625개로, 주사선마다 위상을 반전시킨, 매초 25프레임의 인터레이스 주사이다. SECAM 방식은, 수평 방향의 주사선 수가 625개로, 매초 25프레임의 인터레이스 주사이다. 이와 같이, NTSC, PAL, SECAM 중 어느 하나의 방식이라도, 기본적으로는, 인터레이스 주사를 행하고 있고, 도 8에 도시한 바와 같이, 1프레임을 홀수 필드와 짝수 필드의 2회로 나누어 주사함으로써, 1매의 화면을 전송한다. 상세히 설명하면, 인터레이스 주사에서는，홀수 필드의 모든 주사선을 1개의 주사선 간격으로 화면의 위에서 아래까지 주사한다. 그리고，홀수 필드의 최후의 주사선의 주사를 반에서 중지하여, 홀수 필드의 모든 주사선 사이를 매립하도록, 짝수 필드의 모든 주사선을 위에서 아래까지 주사한다.

또한, NTSC, PAL, SECAM 방식에서는, 텔레비전 카메라에 의해 촬상한 R(적), G(녹), B(청)의 영상 신호를 그대로의 형태로 송신하지 않고, 그 영상 신호를, 화면의 밝기를 표현하는 휘도 신호 Y와 화면의 색의 농담 정도를 표현하는 크로마 신호 C로 변환하고, 또한，휘도 신호 Y와 크로마 신호 C를 합성한 콤포지트 신호 SC를 송신한다고 하는 방식을 채용하고 있다. 도 9는, 크로마 신호 C, 휘도 신호 Y, 콤포지트 신호 SC의 파형도의 일례를 도시하는 도면이다. 도 9의 (a)에 도시하는 크로마 신호 C는, R 신호 및 B 신호로부터 휘도 신호 Y를 뺀 2개의 색차 신호 R-Y, B-Y를 서로 직교하는 I·Q 신호(NTSC 방식의 경우) 또는 U·V 신호(PAL 방식의 경우)로 변환함과 함께, 그들을 합성해서 진폭 변조한 신호이다. 또한, 크로마 신호 C는, 컬러 버스트 신호 BS와 반송 색 신호 CA가 포함된다. 또한, 컬러 버스트 신호 BS는, 반송 색 신호 CA의 위상과 진폭의 기준으로 하는 신호이며, 반송 색 신호 CA란, 위상이 색상을 나타냄과 함께 진폭이 채도를 나타내는 신호이다. 도 9의 (b)에 도시하는 휘도 신호 Y는, 수평 동기 신호 HSYNC와 휘도 신호 YA가 포함된다. 또한, 수평 동기 신호 HSYNC란, 수평 방향의 1개의 주사선의 개시를 나타내는 신호이며, 인접하는 2개의 수평 동기 신호 HSYNC 사이의 기간은, 「1H 기간(1 수평 주사 기간 :약 64μsec)」이라고 불리고 있다. 또한, 휘도 신호 YA란, 휘도의 내용을 나타내는 신호이다. 도 9의 (c)에 도시하는 콤포지트 신호 SC는, 도 9의 (a)에 도시한 크로마 신호 C와, 도 9의 (b)에 도시한 휘도 신호 Y를 합성한 것이다. 상세히 설명하면, 콤포지트 신호 SC는, 크로마 신호 C의 컬러 버스트 신호 BS를, 휘도 신호 Y의 백 포치에 중첩시킴과 함께，크로마 신호 C의 반송 색 신호 CA를 휘도 신호 YA에 중첩시킨 파형으로 된다.

그런데，해외용의 PAL·SECAM 방식에서는, 수신측의 영상 신호 처리 회로에서，안테나에 의해 수신한 영상 신호로부터 복조된 색차 신호 R-Y, B-Y를 1H 기간 지연시킴과 함께, 그 1H 기간 지연시킨 후의 신호를 최신의 색차 신호 R-Y, B-Y와 합성함으로써, 전송 경로에서의 왜곡을 제거함과 함께，라인 보정에 의해 모든 주 사선의 색차 정보를 일치시키는 것이 정해져 있다. 이와 같이 1H 기간 지연시키기 위한 회로(이하, 1H 지연 회로라고 칭함)로서는, 지금까지, CCD(Charged Coupled Device) 지연 소자를 이용한 타입이 주류였다(예를 들면, 상기에 기재하는 특허 문헌 1을 참조).

그러나, 1H 지연 회로용의 CCD 지연 소자 이외의 영상 신호 처리 회로는, 지금까지, 아날로그 신호를 취급하기 쉬운 바이폴라 프로세스에서만 설계 및 제조되어 있었지만, 바이폴라와 CMOS의 양방을 사용할 수 있는 차세대의 BiCMOS 프로세스로 변경하면, CCD 지연 소자를 포함해서 해당 영상 신호 처리 회로를 1칩화하여, 염가로 설계 및 제조하는 것이 가능하게 된다. 또한, 1H 지연 회로로서는, CCD 지연 소자보다도 저렴하고 또한 지금까지 아날로그 필터로서만 이용되고 있던 「스위치드 캐패시터 회로」를 대용하는 것도 제안되어 있다.

도 10은, 종래의 스위치드 캐패시터 회로를 이용한 지연 회로의 구성을 도시하는 도면이다. 또한, 도 10에 도시하는 지연 회로는, 설명을 간략화하기 위해, 스위치드 캐패시터부를 2조분 설치한 구성으로 하고 있지만, 필요한 지연 시간에 따라 스위치드 캐패시터부의 수가 변화되게 된다.

NMOS 트랜지스터 M1, M2는, 쌍방의 소스 전극이 공통 접속되어 있고, 그 소스 전극에는 용량 소자 C1이 접속되어, 1조의 스위치드 캐패시터부(703a)를 구성한다. 마찬가지로, NMOS 트랜지스터 M3, M4는, 쌍방의 소스 전극이 공통 접속되어 있고, 그 소스 전극에는 용량 소자 C2가 접속되어, 1조의 스위치드 캐패시터부(703b)를 구성한다. 또한, NMOS 트랜지스터 M1, M3의 드레인 전극에는 지연 대 상의 입력 전압 VIN이 인가되고, NMOS 트랜지스터 M2, M4의 드레인 전극은 볼티지 팔로워(702)의 비반전 입력 단자에 접속된다.

즉, 스위치드 캐패시터부(703a)에서，NMOS 트랜지스터 M1은, 입력 신호 IN에 기초하여 용량 소자 C1을 충전시키는 충전용 MOS 트랜지스터로서 기능하고, NMOS 트랜지스터 M2는, 용량 소자 C1을 방전시켜 출력 신호 OUT을 출력시키는 방전용 트랜지스터로서 기능한다. 또한, 스위치드 캐패시터부(703b)에서，NMOS 트랜지스터 M3은, 입력 신호 IN에 기초하여 용량 소자 C2를 충전시키는 충전용 MOS 트랜지스터로서 기능하고, NMOS 트랜지스터 M4는, 용량 소자 C2를 방전시켜 출력 신호 OUT을 출력시키는 방전용 MOS 트랜지스터로서 기능한다.

또한，상기 지연 회로에는, NMOS 트랜지스터 M1∼M4의 게이트 전극의 온/오프를 제어하기 위한 스위칭 제어 회로(701)가 설치된다. 또한, 스위칭 제어 회로(701)는, NMOS 트랜지스터 M1의 게이트 전극에 스위치 신호 SW1을 공급하고, NMOS 트랜지스터 M2, M3의 게이트 전극에 스위치 신호 SW2를 공급하고, NMOS 트랜지스터 M4의 게이트 전극에 스위치 신호 SW3을 공급한다. 상기 구성에 의해, 볼티지 팔로우(702)에서，입력 전압 VIN을 NMOS 트랜지스터 M1∼M4의 스위칭 주기만큼 지연시킨 출력 전압 VOUT이 출력된다.

도 11은, 도 10에 도시한 지연 회로의 동작예를 도시하는 타이밍차트이다. 또한, 시각 T0∼T5으로 구획된 각 기간에서, 입력 전압 VIN의 레벨이 D0∼D4로 변동한 것으로 한다(도 11의 (a) 참조). 또한 시각 T0∼T5로 구획된 각 기간은, NMOS 트랜지스터 M1∼M4의 스위칭 주기에 대응지어진다.

우선，시각 T0에서，NMOS 트랜지스터 M1∼M4의 게이트 전극에 공급되는 스위치 신호 SW1∼SW3은, 「L, H, L」로 되어, 시각 T1까지 해당 상태를 계속한다(도 11의 (b)∼(d) 참조). 즉, 시각 T0에서，NMOS 트랜지스터 M1, M4는 오프 상태, NMOS 트랜지스터 M2, M3은 온 상태로 되어, 시각 T1까지 해당 상태를 계속한다(도 11의 (e)∼(g) 참조). 따라서, 시각 T0∼T1의 기간에서, NMOS 트랜지스터 M3과 용량 소자 C2의 충전 경로가 형성되기 때문에，상기 기사이의 입력 전압 VIN의 레벨 D0에 따른 전하가, NMOS 트랜지스터 M3을 통하여 용량 소자 C2에 충전됨으로써, 입력 전압 VIN의 레벨 D0의 정보가 유지된다(도 11의 (i) 참조). 한편，NMOS 트랜지스터 M2와 용량 소자 C1의 방전 경로가 형성되는 것으로 되는데, 용량 소자 C1에는 아직 전하가 유지되어 있지 않아(도 11의 (h) 참조), 출력 전압 VOUT은 일정하지 않다(도 11의 (j) 참조).

다음으로, 시각 T1에서，NMOS 트랜지스터 M1∼M4의 게이트 전극에 공급되는 스위치 신호 SW1∼SW3은, 「H, L, H」로 되어, 시각 T2까지 해당 상태를 계속한다(도 11의 (b)∼(d) 참조). 즉, 시각 T1에서，NMOS 트랜지스터 M1, M4는 온 상태, NMOS 트랜지스터 M2, M3은 오프 상태로 되어, 시각 T2까지 해당 상태를 계속한다(도 11의 (e)∼(g) 참조). 따라서, 시각 T1∼T2의 기간에서, NMOS 트랜지스터 M1과 용량 소자 C1의 충전 경로가 형성되기 때문에，상기 기사이의 입력 전압 VIN의 레벨 D1에 따른 전하가, NMOS 트랜지스터 M1을 통하여 용량 소자 C1에 충전됨으로써, 입력 전압 VIN의 레벨 D1의 정보가 유지된다(도 11의 (h) 참조). 한편，NMOS 트랜지스터 M4와 용량 소자 C2의 방전 경로가 형성되기 때문에，용량 소자 C2에서 유지되어 있던 전하가 방전됨으로써, 해당 전하에 따른 레벨 D0의 입력 전압 VIN이 판독되어(도 11의 (i) 참조), 볼티지 팔로워(702)의 비반전 입력 단자에 인가된다. 따라서, 볼티지 팔로워(702)에서, 레벨 D0의 입력 전압 VIN을 NMOS 트랜지스터 M1∼M4의 스위칭 주기만큼 지연시킨 출력 전압 VOUT이, 출력된다(도 11의 (j) 참조). 그리고，이후, 시각 T2∼T3, 시각 T3∼T4, 시각 T4∼T5의 각 기간에서, 이상과 같은 동작이 반복해서 행해진다.

그런데，NMOS 트랜지스터 M1∼M4는, 일반적으로, 도 12에 도시되어 있는 바와 같은 소위 웰형의 단면 구조를 도시한다. 즉, P형 실리콘 기판(16) 상에 게이트 절연막용의 이산화 실리콘(SiO₂)(14)을 통하여 다결정 폴리실리콘(13)이 형성되고, 또한，그 위에 게이트(18)가 형성된다. 또한, P형 실리콘 기판(16) 상에는 N⁺ 영역(N형 불순물 농도가 높은 영역)(15)이 형성되고, 그 위에는 드레인(17), 소스(19)가 각각 형성된다. 또한, 참조 부호 10, 11, 12는, 각각, 드레인(17), 게이트(18), 소스(19)로부터 인출된 드레인 전극, 게이트 전극, 소스 전극이다. 한편，PMOS 트랜지스터의 경우에는, 도 12에 도시한 NMOS 트랜지스터 각 부의 도전형을 반전한 것으로 된다.

도 13은, 도 12에 도시한 NMOS 트랜지스터의 일반적인 단면 구조를 이용하여, 도 10에 도시한 지연 회로를 구성하는 스위치드 캐패시터 회로부(NMOS 트랜지스터 M1∼M4)의 레이아웃 및 각종 접속 관계를 설명하는 도면이다. 또한, 스위치드 캐패시터부(703a)의 P형 실리콘 기판(16a)과, 스위치드 캐패시터부(703b)의 P형 실리콘 기판(16c)은, 각각 분리시켜 도시하고 있지만, 동일한 실리콘 웨이퍼 상에 형성된 것이다. 도 13에 도시한 바와 같이, 스위치드 캐패시터부(703a)에서，NMOS 트랜지스터 M1, M2을 인접 배치시킴과 함께，쌍방의 소스(19a, 19b)를 공통시킨 배치로 하고 있다. 마찬가지로, 스위치드 캐패시터부(703b)에서，NMOS 트랜지스터 M3, M4를 인접 배치시킴과 함께，쌍방의 소스(19c, 19d)를 공통시킨 배치로 하고 있다. 이와 같이, 일반적으로는, 소스(19a, 19b) 및 소스(19c, 19d)를 공통시킨 배치로 함으로써, 레이아웃 설계면에서의 집적화를 도모하고 있다.

그런데，소스와 P형 실리콘 기판 사이나, 드레인과 P형 실리콘 기판 사이에는, P형/N형과 도전형이 서로 다르게 인접하고 있기 때문에, 각각 기생 용량 Csb(소스/기판 사이), Cdb(드레인/기판 사이)가 잠재적으로 존재한다. 또한, 기생 용량 Csb, Cdb는, 트랜지스터의 폭 W와, 드레인 길이 Ld를 이용하여, 다음 수학식 1로 표현된다. 단，α는, 트랜지스터마다 설정되는 계수이다.

도 13에서도, 스위치드 캐패시터부(703a)에서，드레인(17a)과 P형 실리콘 기판(16a) 사이에는 기생 용량 Cdb1이 존재하고, 드레인(17b)과 P형 실리콘 기판(16a) 사이에는 기생 용량 Cdb2가 존재한다. 또한，스위치드 캐패시터부(703b)에서，드레인(17c)과 P형 실리콘 기판(16b) 사이에는 기생 용량 Cdb3이 존재하고, 드레인(17d)과 P형 실리콘 기판(16b) 사이에는 기생 용량 Cdb4가 존재한다. 또한, 소스(19a, 19b)와 P형 실리콘 기판(16a) 사이에는 기생 용량 Csb1이 존재하고, 마찬가지로, 소스(19c, 19d)와 P형 실리콘 기판(16b) 사이에는 기생 용량 Csb2가 존재하지만, 소스 전극(12a)에는 용량 소자 C1이 접속됨과 함께，소스 전극(12c)에는 용량 소자(C2)가 접속된다. 즉, 기생 용량 Csb1과 용량 소자 C1이 병렬 접속되고, 기생 용량 Csb2와 용량 소자 C2가 병렬 접속된다고 할 수 있다. 여기서, 용량 소자 C1, C2는 일반적으로 피코(F) 오더인 것에 비해, 기생 용량 Csb1, Csb2는 보통 펨토(F) 오더이기 때문에 무시해도 지장이 없다. 따라서, 도 13에 도시하는 지연 회로에서， 드레인/기판 사이의 기생 용량 Cdb1∼Cdb4만을 고려하면 된다.

여기서, 지연 회로로서 필요로 하는 지연 시간에 따라, 스위치드 캐패시터부(703a, 703b)를 많이 형성할 필요가 있는데, 이 결과로서, 드레인/기판 사이의 기생 용량 Cdb1∼Cdb4의 수가 증가하고, 그들을 병렬 접속시킨 경우의 합성 용량이, 지연 회로의 신호 경로 상에 출현하게 된다. 그리고，이 합성 용량에 의해, 지연 회로의 최종적인 출력 파형을 완만하게 함과 함께，나아가서는, 지연 특성을 악화시킨다고 하는 과제가 발생하고 있었다.

상기 과제를 해결하기 위한 주된 발명은, 입력 신호를 지연시킨 출력 신호를 얻는 지연 회로에서，충전용 MOS 트랜지스터 및 방전용 MOS 트랜지스터와 상기 충전용 및 상기 방전용 MOS 트랜지스터의 소스에 접속되어 상기 충전용 및 상기 방전용 MOS 트랜지스터의 게이트의 온/오프에 의해 충방전이 이루어지는 용량 소자를 구비한 스위치드 캐패시터부를 복수개 갖고，상기 입력 신호가 상기 충전용 MOS 트 랜지스터의 드레인 각각에 대하여 공통으로 입력되고 또한 상기 용량 소자를 충전시키도록 접속됨과 함께，상기 방전용 MOS 트랜지스터의 드레인 각각으로부터 상기 용량 소자를 방전시켜 상기 출력 신호가 출력되도록 접속되는 스위치드 캐패시터군과, 상기 충전용 및 상기 방전용 MOS 트랜지스터의 게이트 각각의 온/오프를 제어함으로써, 상기 용량 소자 각각을 상기 입력 신호에 기초하여 순차적으로 충전시켜 감과 함께，해당 순차적으로 충전 시에 전회 충전해 둔 상기 용량 소자를 방전시킴으로써, 상기 출력 신호를 순차적으로 출력시켜 가는 스위칭 제어부를 갖고 있고, 상기 복수의 스위치드 캐패시터부 중 인접하는 2개의 상기 스위치드 캐패시터부에서，쌍방의 상기 충전용 MOS 트랜지스터끼리 인접시킴과 함께 쌍방의 상기 방전용 MOS 트랜지스터끼리 인접시키고, 상기 쌍방의 충전용 MOS 트랜지스터의 드레인을 공통시킴과 함께 상기 쌍방의 방전용 MOS 트랜지스터의 드레인을 공통시키는 것으로 한다.

<텔레비전 수신 시스템의 구성>

도 1은, 본 발명에 따른 텔레비전 수신 시스템의 구성도이다.

튜너(120)는, 안테나(110)에 의해 수신한 텔레비전 방송의 영상 신호 중에서, 수신 대상으로 하는 채널의 신호를 추출한 후에 그것을 증폭 출력하는 프론트엔드 처리 회로이다. 또한, 텔레비전 방송의 영상 신호는, PAL 방식 또는 SECAM 방식에 기초한 것으로, 텔레비전 카메라에 의해 촬상된 색의 ３원색(R, G, B) 정보를 갖는다.

중간 주파 필터(130)는, 튜너(120)로부터 출력되는 신호로부터 중간 주파 신 호 IF만을 추출하는 필터이다.

영상 중간 주파 처리 회로(140)는, 중간 주파 필터(130)에서 추출된 중간 주파 신호 IF를 검파해서 콤포지트 신호 SC를 추출하는 회로이다.

클램프 회로(150)는, 영상 중간 주파 처리 회로(140)로부터 추출된 콤포지트 신호 SC의 페데스탈 레벨을 소정 레벨로 고정화하기 위한 회로이다.

YC 분리 회로(160)는, 클램프 회로(150)로부터 공급되는 콤포지트 신호 SC를, 휘도 신호 Y와 크로마 신호 C로 동기 분리하는 회로이다.

휘도 신호 처리 회로(170)는, YC 분리 회로(160)로부터 공급되는 휘도 신호 Y의 콘트라스트 조정이나 블랭킹 조정을 행하는 회로이다.

색 신호 처리 회로(180)는, YC 분리 회로(160)로부터 공급되는 크로마 신호 C의 채널마다의 게인 조정이나, 컬러 킬러 등의 처리를 행하는 회로이다.

색 복조 회로(190)는, 주로, 색 신호 처리 회로(180)에서의 각종 처리가 실시된 크로마 신호 C에 기초하여 색차 신호 R-Y, B-Y를 복조하는 회로이다.

매트릭스 회로(200)는, 색 복조 회로(190)에서 복조된 색차 신호 R-Y, B-Y와, 휘도 신호 처리 회로(10)에서의 각종 처리가 실시된 휘도 신호 Y’를 합성하여, 3개의 R 신호, G 신호, B 신호로 이루어지는 영상 신호를 복원하는 회로이다.

RGB 드라이버(210)는, 매트릭스 회로(200)로부터 공급된 3개의 R 신호, G 신호, B 신호에 기초하여 디스플레이(220)에 원하는 컬러 영상을 재현하기 위한 구동 신호 ROUT, GOUT, BOUT을 생성하는 구동 회로이다.

<영상 신호 처리 회로의 구성>

도 2는, 본 발명의 『지연 회로』의 일 실시예에 따른 1H 지연 회로(400)를 갖는 아날로그 컬러 텔레비전용의 영상 신호 처리 회로(300)의 구성도이다. 또한, 영상 신호 처리 회로(300)는, PAL 방식의 영상 신호를 주로 처리 대상으로 하는 것이지만, SECAM 디코더(500)를 외장함으로써, SECAM 방식의 영상 신호에 대해서도 처리 가능하다. 또한, 영상 신호 처리 회로(300)는, SECAM 디코더(500)도 더불어 집적화하는 실시예로 해도 된다. 또한, 영상 신호 처리 회로(300)는, 바이폴라와 CMOS의 양방을 사용할 수 있는 BiCMOS 프로세스에 의해 설계 및 제조되는 집적 회로로 한다.

영상 신호 처리 회로(300)는, 도 1에 도시한 클램프 회로(150), YC 분리 회로(160), 휘도 신호 처리 회로(170), 색 신호 처리 회로(180), 색 복조 회로(190), 매트릭스 회로(200), RGB 드라이버(210)를 1칩에 집적화한 경우로 하지만, 튜너(120), 중간 주파 필터(130), 영상 중간 주파 처리 회로(140)를 포함해서 1칩화하여도 된다.

클램프 회로(150), YC 분리 회로(160), 매트릭스 회로(200), RGB 드라이버(210)는, 상술한 바와 마찬가지이기 때문에，설명을 생략한다.

휘도 신호 처리 회로(170)는, 지연 라인(171), 샤프니스 조정부(172), 블랙 스트레치 처리부(173), 콘트라스트 조정부(174)를 갖는다. 지연 라인(171)은, 크로마 신호 C의 복조 처리와의 시간차를 조정하기 위해, 휘도 신호 Y를 지연시키는 회로이다. 샤프니스 조정부(172)는, 휘도 신호 Y에 기초하는 화상의 윤곽 보정 처리를 행하고, 블랙 스트레치 처리부(173)는, 휘도 신호 Y에 기초하는 화상의 암부 의 해상도를 높여 흑색 뭉침을 방지하는 처리를 행하고, 콘트라스트 조정부(174)는 휘도 신호 Y에 기초하는 화상의 명암 차를 조정하는 처리를 행한다. 즉, 샤프니스 조정부(172), 블랙 스트레치 처리부(173), 콘트라스트 조정부(174)는, 소위 이펙터 로서 기능한다.

색 신호 처리 회로(180)는, 게인 조정부(181), 컬러 킬러 회로(182)를 구비한다. 게인 조정부(181)는, 크로마 신호 C에 포함되는 컬러 버스트 신호 SC를 기준으로 하여, 크로마 신호 C를 채널에 따른 적절한 레벨로 조정하기 위한 처리를 행하고, 컬러 킬러 회로(182)는, 흑백 방송 시에 색 복조 회로(190)가 기능하면 노이즈가 나타나기 때문에, 컬러 버스트 신호 SC를 검출해서 반송 색 신호 CA를 색 복조 회로(190)에 송신하지 않도록 하기 위한 처리를 행한다. ’

색 복조 회로(190)는, 동기 검파 회로(191), 색조 조정 PLL 회로(197), 1H 지연 회로(400), 가산기(198), 컬러 클램프 회로(199)를 갖는다.

동기 검파 회로(191)는, PAL 방식인 경우의 크로마 신호 C를 처리 대상으로 하는 것으로, 부 반송파 신호 발진기(194)에서 발진 생성된 부 반송파 신호 fsc와, 색 신호 처리 회로(180)로부터 공급된 크로마 신호 C’를 승산함으로써, 동기 검파를 행하여, 색차 신호 B-Y, R-Y를 동시에 출력한다. 상세히 설명하면, 부 반송파 신호 fsc를 위상 시프터(195)에 의해 90°위상 시프트한 후, 승산기(192)에 의해 크로마 신호 C’와 곱함으로써, 색차 신호 B-Y가 검파 복조된다. 또한, 승산기(193)에 의해，부 반송파 신호 fsc와 크로마 신호 C’와 곱함으로써, 색차 신호 R-Y가 검파 복조된다. 또한，승산기(192, 193)에서 각각 검파 복조된 색차 신호 B-Y, R-Y에는 고조파 성분이 포함되어 있다. 이 때문에, 통상적으로，LPF(196)에 의해 그 고조파 성분이 없어진다. 여기서, 동기 검파 회로(191)에서 검파 복조된 색차 신호 B-Y, R-Y와, 그에 대응하는 휘도 신호 Y의 파형도의 일례를 도 3에 도시하여 둔다.

색조 조정용 PLL 회로(197)는, PLL 회로의 일부를 구성하는 발진 회로(도시되지 않음)에 의해 생성된 발진 클럭 신호의 위상을, 크로마 신호 C에 포함되는 컬러 버스트 신호 SC의 위상과 일치시키는 PLL 제어를 행함으로써, 크로마 신호 C’의 색조의 조정을 행하는 PLL 회로이다.

SECAM 디코더(500)는, SECAM 방식인 경우의 크로마 신호 C를 처리 대상으로 하는 외장 회로로, YC 분리 회로(160) 뒤의 크로마 신호 C가 공급되어, 그 크로마 신호 C로부터 검파 복조된 색차 신호 B-Y, R-Y를 출력한다. 그리고，이 검파 복조된 색차 신호 B-Y, R-Y는 영상 신호 처리 회로(300)에 공급된다. 또한, SECAM 디코더(500)는, PAL 방식인 경우의 동기 검파 회로(191)와 달리，SECAM 방식에 따라, 색차 신호 B-Y, R-Y를 1H 기간마다 교대로 출력한다. 즉, SECAM 디코터(500)는, 색차 신호 B-Y를 출력할 때에는 색차 신호 R-Y를 출력하지 않고, 또한 색차 신호 R-Y를 출력할 때에는 색차 신호 B-Y를 출력하지 않는다.

클램프 회로(600)는, SECAM 디코더(500)로부터 공급된 색차 신호 B-Y, R-Y를 소정 레벨로 고정하는 회로이다.

스위치 회로(601)는, 동기 검파 회로(191)로부터 동시에 공급되는 PAL 방식인 경우의 색차 신호 B-Y, R-Y, 또는, 클램프 회로(600)로부터 교대로 공급되는 SECM 방식인 경우의 색차 신호 B-Y, R-Y 중 어느 한 쪽을, 수신한 영상 신호의 아날로그 컬러 텔레비전 방식에 따라 선택하는 회로이다.

1H 지연 회로(400)는, 스위치 회로(601)로부터 공급된 색차 신호 B-Y, R-Y를, 1H 기간(1 수평 주사 기간: 약 64μsec) 지연시키는 지연 회로이다. 또한, 1H 기간은, 도 11에 도시한 바와 같이, 인접하는 2개의 수평 동기 신호 HSYNC 사이의 기간이다.

가산기(198)는, 스위치 회로(601)로부터 공급된 색차 신호 B-Y, R-Y와, 1H 지연 회로(400)에 의해 1H 기간 지연시킨 색차 신호 B-Y, R-Y를 가산하는 회로이다. 이 가산에 의해, 전송 경로에서의 크로마 신호 C의 왜곡을 제거함과 함께， 라인 보정에 의해 모든 주사선의 색차 정보를 일치시킬 수 있다. 또한，가산기(198)의 가산 결과는, 컬러 클램프 회로(199)에서 소정 레벨로 고정된 후, 매트릭스 회로(200)에 공급된다. 이 결과, 매트릭스 회로(200)는, 휘도 신호 처리 회로(170)로부터 공급된 휘도 신호 Y’와, 클램프 회로(199)로부터 공급된 색차 신호 B-Y, R-Y에 기초하여, 텔레비전 카메라에 의해 촬상된 색의 ３원색(R, G, B) 정보를 재생한다.

<1H 지연 회로의 구성>

도 4는, 1H 지연 회로(400)의 회로 구성의 일례를 도시한 도면이다.

1H 지연 회로(400)는, 스위치드 캐패시터군(412)과, 스위칭 제어 회로(413)를 갖는다. 또한, 1H 지연 회로(400)는, 색차 신호 B-Y, R-Y 각각에 설치한다.

스위치드 캐패시터군(412)은, 충전용 MOS 트랜지스터 및 방전용 MOS 트랜지 스터와, 충전용 및 방전용 M0S 트랜지스터의 소스에 접속되어 충전용 및 방전용 M0S 트랜지스터의 게이트의 온/오프에 의해 충방전이 이루어지는 용량 소자를 갖는 스위치드 캐패시터부를 1H 기간에 따라 복수개 갖고，입력 신호 IN(색차 신호 B-Y, R-Y)이, 충전용 MOS 트랜지스터의 드레인 각각에 대하여 공통으로 입력되고 또한 용량 소자를 충전시키도록 접속됨과 함께，방전용 M0S 트랜지스터의 드레인 각각으로부터 용량 소자를 방전시켜, 입력 신호 IN을 1H 기간 지연시킨 출력 신호 OUT(색차 신호 B-Y, R-Y)이 출력된다.

또한, 도 4에 도시하는 스위치드 캐패시터군(412)은, 충전용 및 방전용 MOS 트랜지스터로서 NMOS 트랜지스터 N1∼N8을 채용하고, 스위치드 캐패시터부로서는, 소위 스위치드 캐패시터부(410a∼410d)를 채용한 것이다. 또한, 스위치드 캐패시터부(410a∼410d)는, 1H 기간에 따른 수만큼 설치된다. 예를 들면, 1H 기간을 “64μsec”, 1조의 스위치드 캐패시터부(410a∼410d)의 각각의 지연 시간을 “0.25μsec”로 한 경우, 스위치드 캐패시터부(410a∼410d)의 단수는 “257단”만큼 필요하게 된다.

예를 들면, 스위치드 캐패시터부(410a)는, 충전용 MOS 트랜지스터로서의 NMOS 트랜지스터 N1과, 방전용 MOS 트랜지스터로서의 NMOS 트랜지스터 N2와, 1개의 용량 소자 C1을 갖는다. NMOS 트랜지스터 N1, N2의 쌍방의 소스 전극이 공통 접속됨과 함께, 그 공통 접속부에는 용량 소자 C1이 접속된다. NMOS 트랜지스터 N1의 드레인 전극에 입력 신호 IN을 공급하고, NMOS 트랜지스터 N1을 온시키는 경우에는 NMOS 트랜지스터 N2를 오프시켜, 용량 소자 C1에서는 입력 신호 IN에 따라 적절히 충전이 이루어진다. 한편，NMOS 트랜지스터 N2를 온시키는 경우에는 NMOS 트랜지스터 N1을 오프시켜, 용량 소자 C1에서는 적절히 방전이 이루어져, NMOS 트랜지스터 N2의 드레인 전극으로부터 출력 신호 OUT을 얻는다.

또한, 스위치드 캐패시터부(410a)의 후단의 스위치드 캐패시터부(410b∼410d)에 대해서도 마찬가지의 구성 및 동작이다. 즉, 스위치드 캐패시터부(410a∼410d)에서는，각각의 충전용 MOS 트랜지스터에 해당하는 NMOS 트랜지스터 N1, N4, N5, N8의 각 드레인 전극을 공통으로 접속시켜, 스위치드 캐패시터부(410a∼410d) 각각에 입력 신호 IN을 순차적으로 입력시키도록 한다. 또한 스위치드 캐패시터부(410a∼410d)에서는，각각의 방전용 MOS 트랜지스터에 해당하는 NMOS 트랜지스터 N2, N3, N6, N7의 각 드레인 전극과 볼티지 팔로워(411)의 비반전 입력 단자를 공통으로 접속시켜, 스위치드 캐패시터부(410a∼410d) 각각으로부터, 입력 신호 IN을 1H 기간 지연시킨 출력 신호 OUT이 순차적으로 얻어지도록 한다.

스위칭 제어 회로(413)는, 본 발명의 『스위칭 제어부』의 일 실시예이다. 즉, 스위칭 제어 회로(413)는, 스위치드 캐패시터부(410a∼410d)가 갖는 NMOS 트랜지스터 N1∼N8 각각의 게이트의 온/오프를 제어함으로써, 스위치드 캐패시터부(410a∼410d)가 갖는 용량 소자 C1∼C4의 각각을, 입력 신호 IN에 기초하여 순차적으로 충전시켜 간다. 또한 용량 소자 C1∼C4의 순차 충전 시에는, 1 스위칭 주기 전에 충전해 둔 용량 소자 C1∼C4 중 어느 하나를 방전시킴으로써, 스위치드 캐패시터부(410a∼410d) 각각으로부터 출력 신호 OUT을 순차적으로 출력시켜 간다.

또한, 스위칭 제어 회로(413)는, 예를 들면 D형 플립플롭 소자를 다단 접속 한 시프트 레지스터에 의해 구성할 수 있다. 스위칭 제어 회로(413)는, NMOS 트랜지스터 N1∼N8의 스위칭 주기가 설정된 시프트 클럭 신호 SCK가 입력될 때마다 트리거 신호 T(시리얼 입력 신호)의 1 쇼트 펄스를 순차적으로 시프트함으로써, NMOS 트랜지스터 N1∼N8을 순차적으로 온/오프시키는 스위칭 신호 SW0∼SW4를 생성한다.

<1H 지연 회로의 동작>

도 5에 도시하는 타이밍 차트에 기초하여, 도 4에 도시한 1H 지연 회로(400)의 동작예를 설명한다.

우선，스위칭 제어 회로(413)에서는，시각 T0∼T1, 시각 T1∼T2, …, 시각 T4∼T5의 각 기간마다, 순서대로 L 레벨로부터 H 레벨로 시프트로 하는 스위칭 신호 SW0∼SW4를 출력한다(도 5의 (b)∼(f)를 참조). 또한, 시각 T0∼T1, 시각 T1∼T2, …, 시각 T4∼T5의 각 기간은, NMOS 트랜지스터 N1∼N8의 스위칭 주기를 정하는 것이다. 또한, NMOS 트랜지스터 N1∼N8의 스위칭 주기는, 입력 신호 IN의 지연시간인 1H 기간으로 설정되어 있다. 또한, 시각 T0∼T1, 시각 T1∼T2, …, 시각 T4∼T5의 각 기간은, 1H 기간에 대응한다.

다음으로, 스위치드 캐패시터군(412)에서는, 스위치드 캐패시터부(410a∼410d)에 대하여 입력 신호 IN(색차 신호 R-Y, B-Y)이 입력된 경우로 한다. 또한, 입력 신호 IN의 레벨은, 시각 T0∼T1의 기간에서는 D0, 시각 T1∼T2에서는 D1, …, 시각 T4∼T5에서는 D5로 변화된 경우로 한다(도 5의 (a) 참조).

우선，시각 T0∼T1의 기간에서, 스위칭 제어 회로(413)로부터 공급된 스위칭 신호 SW0∼SW4 중，스위칭 신호 SW0만이 H 레벨, 그 밖의 스위칭 신호 SW1∼SW4는 L 레벨인 채이다(도 5의 (b)∼(f) 참조). 따라서, 시각 T0∼시각 T1의 기간에서는，스위치드 캐패시터부(410a)의 NMOS 트랜지스터 N1이 온 상태로 되고, 나머지 NMOS 트랜지스터 N2∼N8은 모두 오프 상태이다(도 5의 (g)∼(k) 참조). 이 때문에, 시각 T0∼T1의 기간에서는，스위치드 캐패시터부(410a)에서，NMOS 트랜지스터 N1과 용량 소자 C1의 충전 경로가 형성되는 것으로 되기 때문에, 입력 신호 IN의 레벨 D0에 따른 전하가 용량 소자 C1에 충전되어, 입력 신호 IN의 레벨 D0의 정보가 용량 소자 C1에 유지된다(도 5의 (l) 참조).

다음으로, 시각 T1∼T2의 기간에서, 스위칭 제어 회로(413)로부터 공급된 스위칭 신호 SW0∼SW4 중，스위칭 신호 SW1만이 H 레벨이고, 그 밖의 스위칭 신호SW0, SW2∼SW4는 L 레벨인 채이다(도 5의 (b)∼(f) 참조). 따라서, 시각 T1∼시각 T2의 기간에서는，스위치드 캐패시터부(410a)의 NMOS 트랜지스터 N2와 스위치드 캐패시터부(410b)의 NMOS 트랜지스터 N4가 온 상태로 되고, 나머지 NMOS 트랜지스터 N1, N3, N5∼N8은 모두 오프 상태이다(도 5의 (g)∼(k) 참조). 이 때문에, 시각 T1∼T2의 기간에서는，스위치드 캐패시터부(410a)에서，NMOS 트랜지스터 N2와 용량 소자 C1의 방전 경로가 형성되어 용량 소자 C1에 유지해 둔 전하가 방전됨으로써, 입력 신호 IN의 레벨 D0이 용량 소자 C1로부터 판독되어, 볼티지 팔로워(411)의 비반전 입력 단자에 입력된다. 이 결과, 볼티지 팔로워(411)로부터 레벨D0의 입력 신호 IN이 출력된다(도 5의 (p) 참조). 또한, 시각 T1∼T2의 기간에서는，스위치드 캐패시터부(410b)에서，NMOS 트랜지스터 N4와 용량 소자 C2의 충전 경로가 형성되어 입력 신호 IN의 레벨 D1에 따른 전하가 용량 소자 C2에 충전됨으로써, 입력 신호 IN의 레벨 D1의 정보가 용량 소자 C2에 유지된다(도 5의 (m) 참조).

이후, 시각 T2∼T3, 시각 T3∼T4, 시각 T4∼T5의 각 기간에서도, 마찬가지의 동작이 행해진다.

<스위치드 캐패시터군의 레이아웃 설계>

도 6은, 도 12에 도시한 NMOS 트랜지스터의 일반적인 단면 구조를 이용하여, 도 4에 도시한 본 발명에 따른 스위칭 캐패시터군(412) 중，NMOS 트랜지스터 N1∼N8의 레이아웃 및 각종 접속 관계를 설명하는 도면이다. 또한, P형 실리콘 기판(16a, 16b, 16d, 16f)은, 각각 분리시켜 도시되어 있지만, 동일한 실리콘 웨이퍼 상에 형성된 것이다.

우선，스위치드 캐패시터부(410a)에서，NMOS 트랜지스터 N1은, 소위 웰형의 단면 구조를 나타내고 있다. 즉, P형 실리콘 기판(16a) 상에는, 게이트 절연막용의 이산화 실리콘(SiO₂) 등을 통하여 게이트(18a)가 형성되어, 그 게이트(18a)로부터 게이트 전극(11a)이 인출된다. 또한, P형 실리콘 기판(16a) 상에는 N⁺ 영역(N형 불순물 농도가 높은 영역)이 형성되고, 그 위에는 드레인(17a), 소스(19a)가 각각 형성된다. 그리고，드레인(17a), 소스(19a)로부터는, 드레인 전극(10a), 소스 전극(12a)이 인출된다. 여기서, 게이트 전극(11a)에는 스위칭 제어 회로(413)로부터 스위칭 신호 SW0이 공급되어, 드레인 전극(10a)에는 입력 신호 IN이 공급된다. 또한, NMOS 트랜지스터 N1, N2의 공통의 소스 전극(12a)에는 용량 소자 C1이 접속된다. 한편，NMOS 트랜지스터 N2에서는，NMOS 트랜지스터 N3과 공통의 P형 실리콘 기판(16b) 상에, 드레인(17b), 게이트(18b), 소스(19b)가 형성됨과 함께，각각으로부터 드레인 전극(10b), 게이트 전극(11b), 소스 전극(12a)이 인출된다. 또한, 소스 전극(12a)은, NMOS 트랜지스터 N1, N2에서 공통시키고 있다. 여기서, 게이트 전극(11b)에는 스위칭 제어 회로(413)로부터 스위칭 신호 SW1이 공급되고, 드레인 전극(10b)으로부터 출력 신호 OUT이 출력된다.

다음으로, 스위치드 캐패시터부(410b)에서，NMOS 트랜지스터 N3에서는，P형 실리콘 기판(16b) 상에, 드레인(17c), 게이트(18c), 소스(19c)가 형성됨과 함께, 각각으로부터 드레인 전극(10b), 게이트 전극(11c), 소스 전극(12c)이 인출된다. 또한, 드레인 전극(10b)은, NMOS 트랜지스터 N2, N3에서 공통시키고 있다. 여기서, 게이트 전극(11c)에는 스위칭 제어 회로(413)로부터 스위칭 신호 SW2가 공급ㄱ고, 드레인 전극(10b)으로부터 출력 신호 OUT이 출력된다. 또한, NMOS 트랜지스터 N3, N4의 공통의 소스 전극(12c)에는 용량 소자(C2)이 접속된다. 한편，NMOS 트랜지스터 N4에서는，NMOS 트랜지스터 N5와 공통의 P형 실리콘 기판(16d) 상에, 드레인(17d), 게이트(18d), 소스(19d)가 형성됨과 함께，각각으로부터 드레인 전극(10d), 게이트 전극(11d), 소스 전극(12c)이 인출된다. 또한, 소스 전극(12c)은, NMOS 트랜지스터 N3, N4에서 공통시키고 있다. 여기서, 게이트 전극(11d)에는 스위칭 제어 회로(413)로부터 스위칭 신호 SW1이 공급되고, 드레인 전극(10d)에는 입력 신호 IN이 공급된다.

다음으로, 스위치드 캐패시터부(410c)에서，NMOS 트랜지스터 N5에서는，P형 실리콘 기판(16d) 상에, 드레인(17e), 게이트(18e), 소스(19e)가 형성됨과 함께， 각각으로부터 드레인 전극(10d), 게이트 전극(11e), 소스 전극(12e)이 인출된다. 또한, 드레인 전극(10d)은, NMOS 트랜지스터 N4, N5에서 공통시키고 있다. 여기서, 게이트 전극(11e)에는 스위칭 제어 회로(413)로부터 스위칭 신호 SW2가 공급되고, 드레인 전극(10d)에는 입력 신호 IN이 공급된다. 또한, NMOS 트랜지스터 N5, N6의 공통의 소스 전극(12e)에는 용량 소자 C3이 접속된다. 한편, NMOS 트랜지스터 N6에서는，NMOS 트랜지스터 N7과 공통의 P형 실리콘 기판(16f) 상에, 드레인(17f), 게이트(18f), 소스(19f)가 형성됨과 함께，각각으로부터 드레인 전극(10f), 게이트 전극(11f), 소스 전극(12e)이 인출된다. 또한, 소스 전극(12e)은, NMOS 트랜지스터 N5, N6에서 공통시키고 있다. 여기서, 게이트 전극(11f)에는 스위칭 제어 회로(413)로부터 스위칭 신호 SW3이 공급되고, 드레인 전극(10f)으로부터는 출력 신호 OUT이 출력된다.

그런데，인접하는 2개의 스위치드 캐패시터부(410a, 410b)에서，스위치드 캐패시터부(410a)의 방전용 MOS 트랜지스터로서 기능하는 NMOS 트랜지스터 N2와, 스위치드 캐패시터부(410b)의 방전용 MOS 트랜지스터로서 기능하는 NMOS 트랜지스터 N3을 인접 배치시키고 있다. 또한，NMOS 트랜지스터 N2, N3의 쌍방의 드레인(17b, 17c)을 공통시킨 배치로 하고 있다. 또한 마찬가지로, 인접하는 2개의 스위치드 캐패시터부(410b, 410c)에서，스위치드 캐패시터부(410b)의 충전용 MOS 트랜지스터로서 기능하는 NMOS 트랜지스터 N4와, 스위치드 캐패시터부(410c)의 충전용 MOS 트랜지스터로서 기능하는 NMOS 트랜지스터 N5를 인접 배치시키고 있다. 또한，NMOS 트랜지스터 N4, N5의 쌍방의 드레인(17d, 17e)을 공통시킨 배치로 하고 있다.

이 결과, 스위치드 캐패시터부(410a, 410b, 410c)에서，드레인/기판 사이의 기생 용량 Cdb로서는, NMOS 트랜지스터 N1의 드레인(17a)과 P형 실리콘 기판(16a) 사이의 기생 용량 Cdb1, NMOS 트랜지스터 N2, N3에서 공통시킨 드레인(17b, 17c)과 P형 실리콘 기판(16b) 사이의 기생 용량 Cdb2, NMOS 트랜지스터 N4, N5에서 공통시킨 드레인(17d, 17e)과 P형 실리콘 기판(16d) 사이의 기생 용량 Cdb3, NMOS 트랜지스터 N6, N7에서 공통시킨 드레인(17f, 17g)과 P형 실리콘 기판(16f) 사이의 기생 용량 Cdb4가 존재한다. 또한, 기생 용량 Cdb1, Cdb3은, 스위치드 캐패시터군(412)의 입력측에 출현하고, 기생 용량 Cdb2, Cdb4는, 스위치드 캐패시터군(412)의 출력측에 출현한다.

이와 같이, 스위치드 캐패시터군(412)의 레이아웃 설계를 함으로써, NMOS 트랜지스터 N1∼N8 모두에 드레인/기판 사이의 기생 용량 Cdb가 발생할 수 있다. 즉, 인접하는 2개의 스위치드 캐패시터부에서，함께 방전용 M0S 트랜지스터로서 기능하는 NMOS 트랜지스터 N2, N3의 쌍방의 드레인을 공통되게 하거나, 함께 충전용 MOS 트랜지스터로서 기능하는 NMOS 트랜지스터 N4, N5의 쌍방의 드레인을 공통되게 함으로써, 그 만큼，스위치드 캐패시터군(412) 전체에서의 드레인/기판 사이의 기생 용량 Cdb가 경감하는 것으로 된다. 그 때문에, 스위치드 캐패시터군(412)의 최종적인 출력 파형이 완만해지는 것을 회피할 수 있고, 나아가서는, 1H 지연 회로(400)의 지연 특성의 악화를 회피할 수 있다.

또한, 도 7은, 도 4에 도시한 본 발명에 따른 스위칭/캐패시터군(412)에 대해서, 종래의 레이아웃 및 종래의 각종 접속 관계를 도시한 것이다. 종래의 레이 아웃에서는，예를 들면 스위치드 캐패시터부(410a)에서，충전용 MOS 트랜지스터로서 기능시키는 NMOS 트랜지스터 N1의 소스(19a)와, 방전용 MOS 트랜지스터로서 기능시키는 NMOS 트랜지스터 N2의 소스(19b)를 공통되게 하는 점에서, 본 발명의 레이아웃과는 상이하다. 또한, 이 결과, 종래의 레이아웃에서는，1개의 스위치드 캐패시터부(410a)에서，NMOS 트랜지스터 N1의 드레인(17a)과 P형 실리콘 기판(16a) 사이의 기생 용량 Cdb1과, NMOS 트랜지스터 N2의 드레인(17b)과 P형 실리콘 기판(16a) 사이의 기생 용량 Cdb2가 NMOS 트랜지스터마다 존재하는 점에서, 본 발명의 레이아웃과는 상이하다.

이상, 본 실시예에 대해 설명했는데, 상술한 실시예는, 본 발명의 이해를 쉽게 하기 위한 것으로, 본 발명을 한정해서 해석하기 위한 것은 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경/개량될 수 있음과 함께，본 발명에는 그 등가 물도 포함된다.

본 발명에 따르면, 드레인/기판 사이의 기생 용량을 경감시킨, 스위치드 캐패시터를 이용한 지연 회로 및 그것을 이용한 영상 신호 처리 회로를 제공할 수 있다.

Claims

입력 신호를 지연시킨 출력 신호를 얻는 지연 회로에 있어서，

충전용 M0S 트랜지스터 및 방전용 M0S 트랜지스터와 상기 충전용 및 상기 방전용 M0S 트랜지스터의 소스에 접속되어 상기 충전용 및 상기 방전용 M0S 트랜지스터의 게이트의 온/오프에 의해 충방전이 이루어지는 용량 소자를 구비한 스위치드 캐패시터부를 복수개 갖고，상기 입력 신호가 상기 충전용 M0S 트랜지스터의 드레인 각각에 대하여 공통으로 입력되고 또한 상기 용량 소자를 충전시키도록 접속됨과 함께，상기 방전용 M0S 트랜지스터의 드레인 각각으로부터 상기 용량 소자를 방전시켜 상기 출력 신호가 출력되도록 접속되는 스위치드 캐패시터군과,

상기 충전용 및 상기 방전용 M0S 트랜지스터의 게이트 각각의 온/오프를 제어함으로써, 상기 용량 소자 각각을 상기 입력 신호에 기초하여 순차적으로 충전시켜 감과 함께，상기 순차적으로 충전 시에 전회 충전해 둔 상기 용량 소자를 방전시킴으로써, 상기 출력 신호를 순차적으로 출력시켜 가는 스위칭 제어부를 갖고 있고,

상기 복수의 스위치드 캐패시터부 중 인접하는 2개의 상기 스위치드 캐패시터부에서，쌍방의 상기 충전용 M0S 트랜지스터끼리 인접시킴과 함께 쌍방의 상기 방전용 M0S 트랜지스터끼리 인접시켜, 상기 쌍방의 충전용 M0S 트랜지스터의 드레인을 공통시킴과 함께 상기 쌍방의 방전용 M0S 트랜지스터의 드레인을 공통시키는 것을 특징으로 하는 지연 회로.
촬상된 색의 ３원색 정보를 가진 텔레비전 방송의 영상 신호에 기초하여 휘도 신호와 크로마 신호를 복조하고, 또한，상기 휘도 신호의 휘도 신호 처리와 병행해서 상기 크로마 신호의 색 복조 처리의 과정에서 상기 크로마 신호를 2개의 색차 신호로 복조하고, 상기 휘도 신호와 상기 2개의 색차 신호에 기초하여 상기 영상 신호가 갖는 상기 ３원색 정보를 재생하는 영상 신호 처리 회로에 있어서，

충전용 M0S 트랜지스터 및 방전용 M0S 트랜지스터와 상기 충전용 및 상기 방전용 M0S 트랜지스터의 소스에 접속되어 상기 충전용 및 상기 방전용 M0S 트랜지스터의 게이트의 온/오프에 의해 충방전이 이루어지는 용량 소자를 갖는 스위치드 캐패시터부를 복수개 갖고，상기 복조 후의 색차 신호가 상기 충전용 M0S 트랜지스터의 드레인 각각에 대하여 공통으로 입력되고 또한 상기 용량 소자를 충전시키도록 접속됨과 함께，상기 방전용 M0S 트랜지스터의 드레인 각각으로부터 상기 용량 소자를 방전시켜 상기 색차 신호를 1H 기간 지연시킨 신호가 출력되도록 접속되는 스위치드 캐패시터군과,

상기 충전용 및 상기 방전용 M0S 트랜지스터의 게이트 각각의 온/오프를 제어함으로써, 상기 용량 소자 각각을 상기 색차 신호에 기초하여 순차적으로 충전시켜 감과 함께，상기 순차적으로 충전 시에 전회 충전해 둔 상기 용량 소자를 방전시킴으로써, 상기 색차 신호를 1H 기간 지연시킨 신호를 순차적으로 출력시켜 가는 스위칭 제어부와,

상기 1H 기간 지연시키기 전후의 상기 색차 신호를 가산하는 가산기와,

상기 가산기의 가산 결과와 상기 휘도 신호 처리 후의 휘도 신호에 기초하여 상기 ３원색의 정보를 재생하는 매트릭스 회로를 갖고 있고, 또한，

상기 복수의 스위치드 캐패시터부 중 인접하는 2개의 상기 스위치드 캐패시터부에서，쌍방의 상기 충전용 M0S 트랜지스터끼리 인접시킴과 함께 쌍방의 상기 방전용 M0S 트랜지스터끼리 인접시켜, 상기 쌍방의 충전용 M0S 트랜지스터의 드레인을 공통시킴과 함께 상기 쌍방의 방전용 M0S 트랜지스터의 드레인을 공통시키는 것을 특징으로 하는 영상 신호 처리 회로.
제2항에 있어서,

상기 영상 신호는, PAL(Phase Alternation by Line) 방식 또는 SECAM (SEquential Couleur A Memoire) 방식에 기초한 신호인 것을 특징으로 하는 영상 신호 처리 회로.
제2항 또는 제3항에 있어서,

상기 영상 신호 처리 회로는, BiCM0S 프로세스에 의해 형성된 회로인 것을 특징으로 하는 영상 신호 처리 회로.