KR100929917B1 - 기생 캐패시턴스 영향에 둔감한 캐패시터 배열의 분리 회로 - Google Patents

Abstract

본 발명은 가변 캐패시턴스의 구현을 위한 캐패시터의 분리회로에 관한 것으로서, 보다 상세하게는 입력 디지털 코드에 따라 단위 캐패시터를 온/오프 시키는 캐패시터 배열에서 MOS 스위치의 기생 캐패시턴스에 의한 출력 오차를 최소화하는 회로에 관한 것이다.

이를 위하여 본 발명은, 각각의 캐패시터에 상보 스위치를 직렬 연결하여 상보 스위치 캐패시터 조합을 형성하고, 상기 상보 스위치 캐패시터 조합에는 전하제어부를 직렬 연결함으로써, 신호전압의 변화에 따른 스위치 기생 캐패시터에 의한 오차 전하를 전하제어부로부터 공급받아 출력신호에 오차 전하가 발생하지 않도록 하는 것을 특징으로 한다.

가변 캐패시턴스, 캐패시턴스 분리, MOS스위치, 기생 캐패시턴스

Description

기생 캐패시턴스 영향에 둔감한 캐패시터 배열의 분리 회로{Parasitic capacitance insensitive technique for capacitor array split circuit}

본 발명은 다수 개의 캐패시터와 MOS스위치를 이용한 아날로그 회로에서 캐패시턴스를 가변하여 아날로그동작 특성을 변화시키는 회로에 있어서, 특히 MOS 스위치를 이용하여 캐패시터를 온/오프 하고자 할 때 발생하는 트랜지스터의 기생 캐패시터 영향에 의한 출력 오차를 최소화하는 회로에 관한 것으로서, 상기 기생 캐패시터에 오차 전하를 항상 일정하게 공급하는 회로를 구성하여 출력단에 오차 전하가 발생하지 않도록 하는 기생 캐패시턴스 영향에 둔감한 캐패시터 배열의 분리 회로에 관한 것이다.

이하, 종래의 다수 개의 캐패시터와 MOS스위치를 이용한 캐패시터 배열의 분리 회로를 도 1을 통해 살펴본다.

도 1에서 보이는 바와 같이, 클럭 주기에 따라 턴 온 및 턴 오프되는 MOS 스위치(21)와, 상기 MOS 스위치(21)의 온/오프에 의해 C+ 단자와 C-단자 사이에 소정 의 전위를 수신하는 캐패시터(22)로 이루어진 단위 스위치 캐패시터 조합(20)이 다수 개로 병렬구성된다.

이렇게 구성된 회로에서 상기 MOS 스위치(21)의 게이트에 가해지는 디지털 코드 S1, S2, ... Sk, ... Sn의 '하이' 또는 '로우' 신호에 의해 캐패시터(22)는 신호 단자의 양쪽 단자(C+, C-)에 연결되거나, 혹은 한쪽 단자(C-)에서 분리되어 캐패시터로서의 기능을 상실하게 된다.

보다 상세하게 MOS 스위치(21)의 온/오프 신호에 따른 등가회로를 도 2와 3을 참조하여 설명하면 다음과 같다.

도 2는 종래 캐패시터 배열의 분리회로에서 MOS 스위치가(21) 온(ON) 상태일 때의 k번째 단위 스위치 캐패시터 조합(20)의 등가회로를 나타낸 도이고, 도 3은 종래 캐패시터 배열의 분리회로에서 MOS 스위치(21)가 오프(OFF) 상태일 때의 k번째 단위 스위치 캐패시터 조합(20)의 등가회로를 나타낸 도이다.

먼저, 도 2에서와 같이 단위 스위치 캐패시터 조합(20)의 MOS 스위치(21)가 온(On)이 되면, MOS 트랜지스터의 턴 온 저항 Ron과, 소오스 드레인의 접합 캐패시턴스로서 정상적인 동작과는 상관없는 기생 캐패시턴스(Cp)가 형성된다.

만약, 이때 상기 턴 온 저항 Ron이 충분히 작다면 캐패시턴스(22) Ck는 C+ 단자와 GND 단자 사이에 있게 되므로 상기 기생 캐패시턴스(Cp)의 영향은 미미하게 된다.

그러나, 도 3에서와 같이, MOS 스위치(22)가 오프(Off) 되었을 때는 출력단자와 GND 사이에 캐패시턴스(22) Ck와 기생 캐패시턴스 Cp/2가 직렬 연결되어 Ck>>Cp인 경우, 마치 Cp/2의 캐패시턴스가 출력단자에 연결되어 있는 것처럼 동작하게 된다.

따라서, 이로 인해 도 1의 캐패시터 배열이 가변 캐패시터로서 시스템에 적용되는 경우 스위치가 Off되어 있을 때는 Cp/2에 의한 오차 전하를 발생하여 결국 출력 신호에 오차가 발생하는 문제가 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위한 것으로, 다수 개의 단위 스위치 캐패시터 조합 배열에서 오프(Off) 신호 일 때 스위치 기생 캐패시턴스에서 발생하는 오차 전하를 상쇄하여 캐패시터 배열에서 완전히 분리시킬 수 있도록 기생 캐패시턴스에 일정한 전압을 유지시키는 회로를 제공하는 것을 목적으로 한다.

이러한 목적 달성을 위하여 본 발명은 온/오프 두 개의 스위치를 따로 두고, 상기 온 스위치는 종래와 동일하게 구성하되, 상기 오프 스위치에는 기생 캐패시턴스(Cp)에 항상 일정한 전압을 유지시켜주는 전하제어부를 더 구성함으로써 해결할 수 있다.

이상과 같이 본 발명에 의하면 각각의 캐패시터는 온/오프 두 개의 스위치와 직렬 연결되어 오프 신호 일 때, 상기 캐패시터는 전하제어부에 연결되어 신호전압의 변화에 따른 스위치 기생 캐패시터(Cp)에 의한 오차 전하가 전하제어부로부터 공급되도록 이루어져 있으므로 기생 캐패시터(Cp)에 의한 오차 전하가 상쇄되어 출력신호에 오차가 발생하지 않는 효과가 있다.

이하에서는 이러한 목적 달성을 위한 본 발명의 바람직한 실시 예를 첨부된 도면에 따라 상세히 설명하면 다음과 같다.

도 4는 본 발명에 의한 캐패시터 배열의 분리 회로를 나타낸 회로도이다.

본 발명 상기 캐패시터 배열의 분리 회로에는 크게 디지털 온/오프 신호에 의해 소정의 전위를 충/방전하는 상보 스위치 캐패시터 조합(30); 및 상기 상보 스위치 캐패시터 조합(30)이 오프 신호시에 출력에 영향을 주지 않고 캐패시터(32) 배열에서 완전히 분리되도록 기생 캐패시턴스(Cp)에 항상 일정한 전압을 유지시켜주는 전하제어부(10)가 구성된다.

상기 상보 스위치 캐패시터 조합(30)은 온 스위치(31-1)와 오프 스위치(31-2) 2 개로 이루어져 하나는 켜지고 다른 하나는 꺼지는 상보 스위치(31); 및 상기 상보 스위치(31)의 온/오프에 의해 소정의 전위를 수신하는 캐패시터(32)로 구성된다.

상기 전하제어부(10)는 연산증폭기로 구현될 수 있으며, 특히, 상기 연산증폭기의 출력단이 반전 입력단자(Vin-)와 연결되는 피드백 연산증폭기로 구성함이 바람직하다.

여기서, 상기 상보 스위치 캐패시터 조합(30)은 다수 개가 서로 병렬접속하여 상기 전하제어부(10)와 직렬연결된다.

그리고, 상기 상보 스위치(31)는 서로 병렬로 연결하여 상기 캐패시터(32)에 직렬 연결로 구성되어 있으며, 상기 캐패시터(32)는 한쪽 플레이트가 C+ 단자에 연결되고 다른 쪽 플레이트는 두 개의 병렬 상보 스위치(31)(온 스위치(31-1) 및 오프 스위치(31-2))의 한쪽 노드에 연결된다.

상기 상보 스위치(31)의 온 스위치(31-1)는 C- 단자에 연결되고, 오프 스위치(31-2)는 상기 전하제어부(10)에 연결되도록 I 노드에 연결된다.

상기와 같이 구성된 본 발명의 캐패시터 배열의 분리 회로의 동작을 설명하면, 먼저, 임의의 k번째 캐패시터(32) Ck가 신호 단자에 연결되는 경우 상기 상보 스위치(31)의 온 스위치(31-1)에는 '하이'코드가, 오프 스위치(31-2)에는 '로우'코드가 가해져서 캐패시터(32) Ck는 C+ 및 C- 사이에 연결된다.

이때의 등가회로는 도 5에서 보이는 바와 같이 종래와 동일한 등가회로를 구성한다.

한편, 상기 k번째 캐패시터(32) Ck가 신호 단자에서 분리되는 경우는 상보 스위치(31)의 온 스위치(31-1)에는 '로우'코드가, 오프 스위치(31-2)에는 '하이'코드가 가해져서 캐패시턴스(32) Ck는 C+ 및 I 단자 사이에 연결되고, 상기 C+ 및 I 단자에는 피드백 연산증폭기로부터 일정한 전압이 가해지게 된다.

이때의 등가회로는 도 6에서 보이는 바와 같이, C+ 단자와 I 단자 사이에 일정한 연산증폭기의 오프셋전압(VOFFSET)이 가해지고, 이 경우 출력단 Out의 전압이 변하게 되어도 기생 캐패시터(Cp)에 충/방전되는 전하는 연산증폭기의 출력단으로부터 오게 되므로 출력단 Out에서는 오차 전하가 발생하지 않게 된다.

이상에서 상술한 바와 같은 본 발명의 캐패시터 배열의 분리 회로를 다른 회로에 응용한 실시 예로, 도 7과 8을 참조하여 가변이득(VGA) 단의 회로 구성을 살펴본다.

도 7은 일반적인 가변이득(VGA)단을 타나낸 회로도이고, 도 8은 도 7의 일반적인 가변이득(VGA) 단의 가변 캐패시터 Cx 위치에 본 발명의 캐패시터 배열의 분리 회로를 대체한 실시 예를 도시한 회로도이다.

도 8의 실시 예와 도 7의 일반적인 가변이득 단의 출력신호를 비교한 결과 아래의 표와 같이 본 발명을 응용한 실시 예의 출력신호가 1.18 mV로 오차 신호가 개선되었음을 확인할 수 있다.

공급전압	3.3V
입력신호	0.5V
이득	6dB
출력신호	이상적인 값	2.00000V	오차
	일반적인 가변이득 단	1.993252V	6.748mV
	본 발명을 응용한 가변이득 단	2.00118V	1.18mV

이상에서 설명한 바와 같이 본 발명은 기생 캐패시턴스(Cp)에 일정한 전압을 유지시켜 스위치 기생 캐패시턴스(Cp)에서 발생하는 오차 전하를 상쇄하는 것이므로, 비록 발명의 상세한 설명에서는 피드백 연산증폭기를 이용한 하나의 실시 예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기생 캐패시터(Cp)에 일정한 전압을 항상 공급해줄 수 있는 기술적 사상의 범주를 일탈함이 없이 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등 물들도 본 발명의 범주에 속하는 것으로 간주되어야 할 것이다.

도 1은 일반적인 캐패시터 배열의 분리 회로도.

도 2는 일반적인 캐패시터 배열의 분리 회로에서 스위치 온(On)일 때의 등가 회로도

도 3은 일반적인 캐패시터 배열의 분리 회로에서 스위치 오프(Off)일 때의 등가 회로도

도 4는 본 발명에 의한 캐패시터 배열의 분리회로의 실시 예를 도시한 회로도

도 5는 본 발명에 의한 캐패시터 배열의 분리회로에서 스위치 온(On)일 때의 등가 회로도

도 6은 본 발명에 의한 캐패시터 배열의 분리회로에서 스위치 오프(Off)일 때의 등가 회로도

도 7은 일반적인 가변이득(VGA)단을 타나낸 회로도

도 8은 본 발명에 의한 캐패시터 배열의 분리회로를 가변이득단(VGA)에 적용한 회로도의 예

<도면의 주요 부분에 대한 부호의 설명>

Cp:기생캐패시터 10:전하제어부

20:단위 스위치 캐패시터 조합 21:스위치

22, 32:캐패시터(C1, C2,...Ck,...Cn)

30:단위 상보 스위치 캐패시터 조합 31:상보 스위치

31-1:온(On) 스위치 31-2:오프(Off) 스위치

Claims (3)

1. 디지털 코드에 따라 단위 캐패시터를 온/오프 시키는 캐패시터 배열의 분리 회로에 있어서,

   상기 캐패시터 배열의 분리 회로에는 디지털 온/오프 신호에 의해 소정의 전위를 충/방전하는 상보 스위치 캐패시터 조합; 및 상기 상보 스위치 캐패시터 조합이 오프 신호시에 출력에 영향을 주지 않고 캐패시터 배열에서 완전히 분리되도록 기생 캐패시턴스(Cp)에 C+ 단자와 I 단자에 의해 항상 일정한 전압을 유지시켜주는 전하제어부;가 구성됨을 특징으로 하는 기생 캐패시턴스 영향에 둔감한 캐패시터 배열의 분리 회로
2. 제1항에 있어서,

   상기 상보 스위치 캐패시터 조합은 온 스위치와 오프 스위치 2개의 스위치를 병렬연결하고, 디지털 조절신호에 의해 온/오프 스위치 중 하나는 켜지고 다른 하나는 꺼지도록 하는 상보 스위치; 및 상기 상보 스위치와 직렬 연결되어 상기 상보 스위치의 온/오프 신호에 의해 소정의 전위를 충/방전하는 캐패시터로 이루어진 것을 특징으로 하는 기생 캐패시턴스 영향에 둔감한 캐패시터 배열의 분리회로
3. 제1항에 있어서,

   상기 전하제어부는 연산증폭기로 구성하되, 비반전 입력단자(Vin+)는 정의 신호입력단자에 접속하고, 반전 입력단자(Vin-)는 연산증폭기의 출력단자에 접속하여 상기 오프 스위치의 한쪽 노드에 연결되는 피드백 연산증폭기로 구성함을 특징으로 하는 기생 캐패시턴스 영향에 둔감한 캐패시터 배열의 분리 회로

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