JP2011027535A - 演算増幅器評価回路及び評価方法 - Google Patents

Abstract

【課題】演算増幅器を形成する素子の特性のバラツキによるオフセットであるランダムオフセットを評価する演算増幅器評価回路及び評価方法を提供する。
【解決手段】演算増幅器１において、差動対回路部１００Ｄは、第１及び第２入力端子に入力される信号の電位差を検出する。カレントミラー回路部１００Ｃは、差動対回路部１００Ｄの出力端子に負荷としてそれぞれ接続され、平衡された電流をそれぞれ供給する。出力部１００Ｐは、差動対回路部１００Ｄの一方の出力端子電圧に基づいて出力を行う。出力部１００Ｐの出力端子電圧を第１入力端子に帰還して負帰還路を形成し、バッファー回路を形成する。動作点設定部３は、差動対回路部１００Ｄの出力電圧が一致するように第２入力端子への入力電圧を設定する。検出部２は、入力電圧と出力部１００Ｐの出力電圧との電位差に基づいて演算増幅器１の特性差を検出する。
【選択図】図２

Description

本発明は、演算増幅器の特性評価に用いられる演算増幅器評価回路及び評価方法に関する。

演算増幅器は、アナログ信号を直接用いた演算処理回路を形成する際に広く用いられている。そのような演算処理回路では、外部からの雑音信号による影響を受けるだけでなく、構成する回路の特性の影響を受け、演算結果に影響が出ることがある。
演算増幅器の性能を定める特性評価項目には、入力オフセット電圧、入力オフセット電流をはじめ様々な特性評価項目が規定される。これらの特性評価項目の中で、演算増幅器を比較回路に用いたり、増幅回路として用いたりする場合に、演算処理結果において偏差として影響を与えるオフセット特性がある。入力オフセット電圧は、対称に形成される入力段の差動対回路のバランスが崩れることにより生じる。

対称に形成される差動対回路のバランスを崩す要因には、差動対回路を形成するトランジスタ単体の特性のバラツキがある。このトランジスタ単体の特性のバラツキは、トランジスタを形成する際の誤差などにより生じる。また、差動対回路のバランスは、トランジスタの温度によっても影響される。そのため、常温下の試験だけでは温度特性を評価できないことから、温度サイクルを設定して測定される温度特性試験の１項目として評価される（例えば、特許文献１参照）。

特開昭６０−２３３５７１号公報

ところで、特許文献１などによる従来方式による評価回路では、差動対回路と電力増幅回路などを組み合わせた演算増幅器の特性を評価することができる。単独の演算増幅器に対しての恒温層を使った温度特性試験の代わりに、評価環境で検出されるオフセット電圧の温度ドリフト特性を評価するための構成が示される。演算増幅器を形成する半導体素子の温度は、演算増幅器の負荷電流を制御して発生させた自己発熱を利用して上昇させている。
しかしながら、示された構成では、差動対回路を形成するトランジスタ単体のバラツキによって生じるオフセット電圧であるランダムオフセットと、差動対回路と組み合わされる他の回路により生じるオフセット電圧であるシステマティクオフセットとを分離して評価することができない（図６参照）。そのため、差動対回路を形成するトランジスタ単体のバラツキの影響を正しく評価することができないという問題がある。

本発明は、上記問題を解決すべくなされたもので、その目的は、演算増幅器を形成するトランジスタの特性のバラツキによるオフセットであるランダムオフセットを評価する演算増幅器評価回路及び評価方法を提供することにある。

上記問題を解決するために、本発明は、共通に接続される端子に定電流源が接続され、第１及び第２入力端子に入力される信号の電位差を検出する差動対回路部と、前記差動対回路部の出力端子に負荷としてそれぞれ接続され、前記差動対回路部に平衡化された電流をそれぞれ供給するカレントミラー回路部と、前記差動対回路部の一方の出力端子電圧に基づいて出力を行う出力部と、前記出力部の出力端子電圧を前記第１入力端子に帰還して負帰還路を形成する帰還回路部と、を備え、バッファー回路を形成する演算増幅器と、前記差動対回路の出力電圧が一致するように前記差動対回路の第２入力端子への入力電圧を設定する動作点設定部と、前記入力電圧と前記出力部の出力電圧との電位差に基づいて前記演算増幅器の特性差を検出する検出部と、を備えることを特徴とする演算増幅器評価回路である。

また、本発明は、上記に記載の発明において、前記演算増幅器は、増幅する極性を反転させて前記第１及び第２入力端子の働きを入れ替える極性切り替え回路を備え、前記帰還路は、前記出力端子と前記第１及び第２入力端子とを選択的に接続する選択回路を備えることを特徴とする。

また、本発明は、上記に記載の発明において、前記検出部は、前記入力電圧と前記増幅部の出力電圧との電位差に応じて設定される増幅率を選択する増幅部を備えることを特徴とする。

また、本発明は、上記に記載の発明において、前記演算増幅器は、前記第１及び第２の端子を反転入力端子及び非反転入力端子とする第１の状態と、前記第１及び第２の端子を非反転入力端子及び反転入力端子とする第２の状態とを切り換え、前記検出部は、前記第１の状態及び第２の状態において検出した検出電圧を出力することを特徴とする。

また、本発明は、上記に記載の発明において、前記動作点設定部は、前記差動対回路部の出力電圧の電位が等しくなるように、前記入力電圧を設定することを特徴とする。

また、本発明は、共通に接続される端子に定電流源が接続され、第１及び第２入力端子に入力される信号の電位差を検出する差動対回路部と、前記差動対回路部の出力端子に負荷としてそれぞれ接続され、前記差動対回路部に平衡された電流をそれぞれ供給するカレントミラー回路部と、前記差動対回路部の一方の出力端子電圧に基づいて出力を行う出力部と、前記出力部の出力端子電圧を前記第１入力端子に帰還して負帰還路を形成する帰還回路部と、を備える演算増幅器によってバッファー回路を形成する工程と、前記差動対回路の出力電圧が一致するように前記差動対回路の第２入力端子への入力電圧を設定する動作点設定工程と、前記入力電圧と前記出力部の出力電圧との電位差に基づいて前記演算増幅器の特性差を検出する検出工程と、前記第１及び第２の入力端子を反転入力端子及び非反転入力端子として検出される第１検出電圧を出力する状態と、前記第１及び第２の入力端子を非反転入力端子及び反転入力端子として検出される第２検出電圧を出力する状態とを切り換え、該第１検出電圧と第２検出電圧の差に基づいてオフセット電圧を算出する工程と、を備えることを特徴とする演算増幅器評価方法である。

この本発明によれば、演算増幅器評価回路では、演算増幅器が、バッファー回路を形成する。
演算増幅器は、差動対回路部が共通に接続される端子に定電流源が接続され、第１及び第２入力端子に入力される信号の電位差を検出する。カレントミラー回路部は、差動対回路部の出力端子に負荷としてそれぞれ接続され、差動対回路部に平衡化された電流をそれぞれ供給する。出力部は、差動対回路部の一方の出力端子電圧に基づいて出力を行う。帰還回路部は、出力部の出力端子電圧を第１入力端子に帰還して負帰還路を形成する。動作点設定部は、差動対回路の出力電圧が一致するように差動対回路の第２入力端子への入力電圧を設定する。検出部は、入力電圧と前記出力部の出力電圧との電位差に基づいて前記演算増幅器の特性差を検出する。
これにより、演算増幅器の差動対回路部における動作点をシステムオフセットが、無くなるように入力電圧を設定することにより、差動対回路部におけるランダムオフセットを検出することが可能になる。

本実施形態による演算増幅器評価回路を示す概略ブロック図である。 同実施形態における演算増幅器評価回路の構成を示すブロック図である。 同実施形態における増幅器の構成を示すブロック図である。 同実施形態における演算増幅器評価回路１０を用いて評価結果を示す。 同実施形態におけるランダムオフセットのバラツキを評価する構成を示す概略ブロック図である。 従来の実施形態における増幅器の構成を示すブロック図である。

（第１実施形態）
以下、本発明の一実施形態による演算増幅器評価回路について説明する。
図１は、本実施形態による演算増幅器評価回路を示す概略ブロック図である。
この図に示される演算増幅器評価回路１０は、評価対象である演算増幅器１、並びに、演算増幅器１から出力される信号を増幅する増幅器２、及び、演算増幅器１の動作点を設定する動作点設定部３が示される。
演算増幅器評価回路１０における演算増幅器１は、出力信号を反転入力端子に帰還させたボルテージフォロアー（バッファー）回路として形成された演算増幅回路１００を用いて演算増幅器１の評価を行う。
増幅器２は、演算増幅器１の非反転入力端子の電圧（Ｖｉｎ）と反転入力端子（出力端子）の電圧（Ｖｏｕｔ）との電位差を検出し、設定された増幅率（ｇａｉｎ）で増幅する。
動作点設定部３は、演算増幅器１の内部信号を検出し、検出した内部信号の電位（Ｖｄ１とＶｄ２）が等しくなるように演算増幅器１の非反転入力への入力電圧（Ｖｉｎ）を制御する。

図を参照し、演算増幅器１の構成例を示し、演算増幅器評価回路について説明する。
図２は、演算増幅器評価回路の構成を示すブロック図である。図１と同じ構成には同じ符号を付す。
この図に示される演算増幅器評価回路１０には、演算増幅器１、増幅器２及び動作点設定部３が示される。
演算増幅器評価回路１０における演算増幅器１は、演算増幅回路１の出力を反転入力に帰還する帰還回路１００Ｉにより演算増幅回路１００を形成する。
演算増幅器１は、差動対回路部１００Ｄ、カレントミラー回路部１００Ｃ、出力部１００Ｐ及び定電流源Ｉ１５の基本回路に加え、信号の切り替えを行うスイッチ部１００Ｓを備える。

差動対回路部１００Ｄは、２つの入力端子（第１入力端子（Ｐ１）及び第２入力端子（Ｐ２））に入力される信号の電位差を検出する。
差動対回路部１００Ｄは、設計上等しい特性を示す２つのｎチャネル型電界効果トランジスタ（ＭＮ１０１とＭＮ１０２）から形成される。
差動対回路部１００ＤにおけるＭＮ１０１とＭＮ１０２は、それぞれのソースが共通に接続され、差動対回路部１００Ｄのテール電流を設定する定電流源Ｉ１５が接続される。

カレントミラー回路部１００Ｃは、差動対回路部１００Ｄのドレイン（出力端子）に能動ＭＯＳ負荷としてそれぞれ接続され、差動対回路部１００Ｄに平衡化された電流をそれぞれ供給する。カレントミラー回路部１００Ｃを形成するｐチャネル型電界効果トランジスタ（ＦＥＴ）ＭＰ１０３とＭＰ１０４は、ドレインが差動対回路部１００Ｄ及び端子Ｔａ１とＴａ２にそれぞれ接続され、ソースが電源ＶＤＤに接続され、ゲートは、互いに接続される。また、ＦＥＴ ＭＰ１０３とＭＰ１０４のドレインは、ゲートにスイッチＳ１ｃ又はＳ２ｃを介して接続される。
ＦＥＴ ＭＰ１０３とＭＰ１０４のゲートにドレインのいずれか一方から、スイッチＳ１ｃ又はＳ２ｃの切り替えにより電圧が印加される。
出力部１００Ｐは、差動対回路部１００Ｄの一方のドレイン（出力端子）電圧に基づいて出力を行う。出力部１００Ｐは、ＦＥＴ ＭＮ１０６と定電流源Ｉ１６を備える。ＦＥＴ ＭＮ１０６は、ソースが電源ＶＤＤに接続され、ドレインが定電流源Ｉ１６に接続され、ゲートがスイッチＳ１ｄ及びＳ２ｄを介して差動対回路部１００Ｄのドレインにそれぞれ接続される。
帰還回路部１００Ｉは、出力部１００Ｐの出力端子電圧を第１入力端子に帰還して負帰還路を形成し、演算増幅器１をボルテージフォロアー（バッファー）回路として機能させる。

また、スイッチ部１００Ｓは、設定により演算増幅器１における差動対の極性を反転することができる。その設定に応じて、以下の内部回路を切り換える。

１）差動対回路部１００Ｄにおける入力信号の切り替え（スイッチＳ１ａとＳ２ａ及びＳ１ｂとＳ２ｂ）。演算増幅回路１００の入力端子において、反転入力端子と非反転入力端子とが入れ替わる。この入力信号の切り替えにより、帰還回路部１００Ｉの接続も切り替わる。
２）カレントミラー回路部１００Ｃにおける基準電流を検出するＦＥＴの切り替え（スイッチＳ１ｃとＳ２ｃ）。
３）出力部１００Ｐへの入力の切り替え（スイッチＳ１ｄとＳ２ｄ）。出力部１００Ｐに入力する端子電圧は、上記カレントミラー回路部１００Ｃが電流の基準とする極と反対の極とする。

この図に示されるスイッチ部１００Ｓにおける各スイッチは、ＦＥＴのシンボルで示し、対となるスイッチのいずれか一方を導通させる。すなわち、スイッチＳ１ａ、Ｓ１ｂ、Ｓ１ｃ及びＳ１ｄを導通させ、スイッチＳ２ａ、Ｓ２ｂ、Ｓ２ｃ及びＳ２ｄを遮断すると、差動対回路のＦＥＴ ＭＮ１０１とＭＮ１０２のゲートは、それぞれ、演算増幅器１における非反転入力端子と反転入力端子になる。また、スイッチＳ１ａ、Ｓ１ｂ、Ｓ１ｃ及びＳ１ｄを遮断し、スイッチＳ２ａ、Ｓ２ｂ、Ｓ２ｃ及びＳ２ｄを導通させると、差動対回路のＦＥＴ ＭＮ１０１とＭＮ１０２のゲートは、それぞれ、演算増幅器１における反転入力端子と非反転入力端子になる。

動作点設定部３は、差動対回路部１００Ｄのドレイン（出力）電圧（Ｖｄ１とＶｄ２）が一致するように差動対回路部１００Ｄへの入力電圧を設定する。
増幅器２は、入力電圧（Ｖｉｎ）と出力部１００Ｐの出力電圧（Ｖｏｕｔ）との電位差に基づいて演算増幅器１の特性差を検出する。

続いて、増幅器２の構成例を示す。
図３は、本実施形態における増幅器の構成を示すブロック図である。
この図に示される増幅器２は、２段のアンプを選択的に切り替えて必要な増幅率を設定できる。

増幅器２は、アンプ２１、２２、２３及びスイッチ２４を備える。
アンプ２１と２２は、入力される信号Ｖｉｎを基準電位とみなして、その信号Ｖｉｎの電圧Ｖｒｅｆに対する反転増幅器の構成を有している。アンプ２１は、入力される信号ＶｉｎとＶｏｕｔに基づいて抵抗比で定められるゲインにより、アンプ２１によって増幅し信号Ｖａ１を出力する。またアンプ２２は、入力される信号Ｖｉｎとアンプ２１によって増幅された信号Ｖａ１に基づいて、抵抗比で定められるゲインにより、アンプ２２によって増幅し信号Ｖａ２を出力する。

スイッチ２４は、信号Ｖａ１とＶａ２を切り替えていずれかを出力する。入力される信号Ｖｏｕｔの電圧が定めた閾値より低く、増幅率を高く設定して検出する必要があるときには信号Ｖａ２を選択し、入力される信号Ｖｏｕｔの電圧が定めた閾値より高く、増幅率を低く設定して検出する必要があるときには信号Ｖａ１を選択する。
アンプ２３は、スイッチ２４で選択された信号をバッファリングして測定器４にアンプ出力電圧（Ｖａｍｐｏｕｔ）を出力する。
このような構成をとることにより、増幅器２に設定できるゲインの変動範囲を広く設定することができる。定める閾値の設定は、増幅器２の出力電圧（Ｖａｍｐｏｕｔ）が、測定器４の測定レンジを超える場合には、ゲインを低く設定する。
そして、例えばオフセット電圧が数十μＶ（マイクロボルト）から数十ｍＶ（ミリボルト）までの範囲で発生するオフセット電圧を評価することが可能となる。

続いて、図２に示した構成により、ランダムオフセットを評価した結果を示す。
図４は、本実施形態による演算増幅器評価回路１０を用いた評価結果を示す。
図４（ａ）のグラフは、縦軸が各端子（Ｔａ１、Ｔａ２、Ｔａ６）の端子電圧の変化を示し、横軸が入力電圧Ｖｉｎを示し、示される範囲で入力電圧Ｖｉｎを変動させる。
示される波形Ｖａｍｐｏｕｔ（（１）ｏｎ）とＶａｍｐｏｕｔ（（２）ｏｎ）は、それぞれ、スイッチ部Ｓ１ａ〜Ｓ１ｄとＳ２ａ〜Ｓ２ｄをそれぞれ導通させた場合の、増幅器２の出力端子Ｔａ６の電圧を示す。
また、波形Ｖｄ１、Ｖｄ２は、端子Ｔａ１とＴａ２の端子電圧を示す。
このグラフが示すように、演算増幅器１の回路構成による影響を受けることから波形Ｖｄ１とＶｄ２は、異なる変化を示し、１点で交差する。すなわち、波形Ｖｄ１とＶｄ２の交差点（Ｖｄ１＝Ｖｄ２）の入力電圧では、回路構成による影響は生じていないことが示される。言い換えれば、システムオフセットが「０Ｖ（ボルト）」となる点になる（Ｓｙｓ＿ｏｆｆｓｅｔ＝０）。そこで、このときの入力電圧Ｖｉｎを、ランダムオフセット評価時の基準電圧Ｖｒｅｆとする。

図４（ｂ）のグラフは、縦軸がオフセット電圧の絶対値を示し、横軸が入力電圧Ｖｉｎを示し、図４（ａ）のグラフと同じ範囲で入力電圧Ｖｉｎを変動させる。
示される波形Ｖｏｆｆｓｅｔは、図（ａ）に示した各波形が示す電圧に基づいて式（１）による演算を行い導いたものである。

式（１）において、Ｖａｍｐｏｕｔ（（１）ｏｎ）とＶａｍｐｏｕｔ（（２）ｏｎ）は、スイッチ部Ｓ１ａ〜Ｓ１ｄとＳ２ａ〜Ｓ２ｄをそれぞれ導通させた場合における増幅器２の出力電圧を示し、ｇａｉｎは、増幅器２に設定した増幅率を示す。

図４（ａ）で設定したランダムオフセット評価時の基準電圧Ｖｒｅｆとした入力電圧をＶｉｎに印加した場合において、図４（ｂ）の波形が示す値（ＲＮＤ＿ｏｆｆｓｅｔ）が、導かれたランダムオフセットの値となる。
なお、この測定では、式（１）にも示したように極性を切り換えて差を導いていることから、増幅器２によって生じるオフセットを相殺することができ、単一の極性だけで測定した場合より検出精度を高めることができる。

（第２実施形態）
図を参照し、第１実施形態に示した演算増幅器評価回路１０の応用例を示す。
図５は、ランダムオフセットのバラツキを評価する構成を示す概略ブロック図である。
この図に示される半導体評価装置５１は、オペアンプセル群１００Ｇ、増幅器２、Ｘデコーダ５２、Ｙデコーダ５３を備える。図１、図２に示した構成と同じ構成には同じ符号を付す。
オペアンプセル群１００Ｇは、図１、図２に示した演算増幅回路１００をオペアンプセル１００ａとして構成し、同一の半導体チップ上にそのオペアンプセルを複数配列して、それぞれのオペアンプセル１００ａの特性を評価できるように形成されている。

Ｘデコーダ（X_Decoder）５２は、オペアンプセル群１００Ｇの中から選択するオペアンプセル１００ａを特定し、選択するオペアンプセル１００ａに対して列方向の制御線を経由して、選択制御を行う制御信号を出力する。
Ｙデコーダ（Y_Decoder）５３は、オペアンプセル群１００Ｇの中から選択するオペアンプセル１００ａを特定し、選択するオペアンプセル１００ａに対して行方向の制御線を経由して、選択制御を行う制御信号を出力する。
Ｘデコーダ５２とＹデコーダ５３が出力した制御信号によって選択されたオペアンプセル１００ａは、活性化され、入力信号Ｖｉｎに応じた出力電圧Ｖｏｕｔを出力する。
増幅器２は、オペアンプセル１００ａが出力した出力電圧Ｖｏｕｔに応じて増幅を行い出力する。そして、増幅器２の出力電圧Ｖａｍｐｏｕｔから、オフセット電圧が導かれる。

なお、本発明の実施形態では、演算増幅器１は、バッファー回路を形成する。また、演算増幅器１は、差動対回路部１００Ｄが、共通に接続される端子に定電流源が接続され、第１及び第２入力端子に入力される信号の電位差を検出する。カレントミラー回路部１００Ｃが、差動対回路部の出力端子に負荷としてそれぞれ接続され、差動対回路部１００Ｄに平衡化された電流をそれぞれ供給する。出力部１００Ｐが、差動対回路部１００Ｄの一方の出力端子電圧に基づいて出力を行う。
演算増幅器１は、帰還回路部１００Ｉにより、出力部１００Ｐの出力端子電圧を第１入力端子に帰還して負帰還路を形成する。動作点設定部３は、差動対回路部１００Ｄの出力電圧が一致するように差動対回路部１００Ｄの第２入力端子への入力電圧を設定する。増幅器２は、入力電圧と出力部１００Ｐの出力電圧との電位差に基づいて演算増幅器１の特性差を検出する。
これにより、演算増幅器１の差動対回路部１００Ｄにおける動作点を、システムオフセットが無くなるように入力電圧を設定することにより、差動対回路部１００Ｄにおけるランダムオフセットを検出することが可能になる。

また、本発明の実施形態では、演算増幅器１は、スイッチ部１００Ｓにより、増幅する極性を反転させて第１及び第２入力端子の働きを入れ替える。
これにより、測定結果に含まれる増幅器２のオフセット電圧を、極性を反転させてそれぞれ測定した結果を減算することにより、相殺することができる。

また、本発明の実施形態では、増幅器２は、入力電圧と増幅部の出力電圧との電位差に応じて設定される増幅率を選択する。
これにより、測定結果の電圧に応じて、必要な増幅率で増幅して検出することが可能となる。また、微小なオフセット電位を増幅して測定することが可能となり、増幅せずに出力する場合より測定結果の精度を高めることができる。

また、本発明の実施形態では、演算増幅器１は、第１及び第２の端子を反転入力端子及び非反転入力端子とする第１の状態と、第１及び第２の端子を非反転入力端子及び反転入力端子とする第２の状態とを切り換え、増幅器２は、第１の状態及び第２の状態において検出した検出電圧を出力する。
これにより、増幅器２のオフセット電圧を相殺し、ランダムオフセットのみを検出することが可能となる。

また、本発明の実施形態では、動作点設定部３は、差動対回路部１００Ｄの出力電圧の電位が等しくなるように、前記入力電圧を設定する。
これにより、システムオフセット電圧の影響を無くし、ランダムオフセットの影響のみを測定できる。

なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本発明の演算増幅器評価回路１０における、演算増幅回路１００（演算増幅器１）には、あらゆる種類の演算増幅器の構成を使用することができ、増幅器の段数、構成数や接続形態についても特に限定されるものではない。

１０ 演算増幅器評価回路
１ 演算増幅器
２ 増幅器（検出部）
３ 動作点設定部
１００ 演算増幅回路
１００Ｃ カレントミラー回路部
１００Ｄ 差動対回路部
１００Ｉ 帰還回路
１００Ｐ 出力部
１００Ｓ スイッチ部
Ｉ１５、Ｉ１６ 定電流源
Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃ、Ｓ１ｄ、Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃ、Ｓ２ｄ スイッチ

Claims (6)

1. 共通に接続される端子に定電流源が接続され、第１及び第２入力端子に入力される信号の電位差を検出する差動対回路部と、
   前記差動対回路部の出力端子に負荷としてそれぞれ接続され、前記差動対回路部に平衡化された電流をそれぞれ供給するカレントミラー回路部と、
   前記差動対回路部の一方の出力端子電圧に基づいて出力を行う出力部と、
   前記出力部の出力端子電圧を前記第１入力端子に帰還して負帰還路を形成する帰還回路部と、
   を備え、バッファー回路を形成する演算増幅器と、
   前記差動対回路の出力電圧が一致するように前記差動対回路の第２入力端子への入力電圧を設定する動作点設定部と、
   前記入力電圧と前記出力部の出力電圧との電位差に基づいて前記演算増幅器の特性差を検出する検出部と、
   を備えることを特徴とする演算増幅器評価回路。
2. 前記演算増幅器は、
   増幅する極性を反転させて前記第１及び第２入力端子の働きを入れ替える極性切り替え回路を備え、
   前記帰還回路部は、
   前記出力端子と前記第１及び第２入力端子とを選択的に接続する選択回路
   を備えることを特徴とする請求項１に記載の演算増幅器評価回路。
3. 前記検出部は、
   前記入力電圧と前記増幅部の出力電圧との電位差に応じて設定される増幅率を選択する増幅部
   を備えることを特徴とする請求項１又は請求項２に記載の演算増幅器評価回路。
4. 前記演算増幅器は、
   前記第１及び第２の端子を反転入力端子及び非反転入力端子とする第１の状態と、
   前記第１及び第２の端子を非反転入力端子及び反転入力端子とする第２の状態とを切り換え、
   前記検出部は、
   前記第１の状態及び第２の状態において検出した検出電圧を出力する
   ことを特徴とする請求項１から請求項３に記載の演算増幅器評価回路。
5. 前記動作点設定部は、
   前記差動対回路部の出力電圧の電位が等しくなるように、前記入力電圧を設定する
   ことを特徴とする請求項１から請求項４に記載の演算増幅器評価回路。
6. 共通に接続される端子に定電流源が接続され、第１及び第２の入力端子に入力される信号の電位差を検出する差動対回路部と、
   前記差動対回路部の出力端子に負荷としてそれぞれ接続され、前記差動対回路部に平衡された電流をそれぞれ供給するカレントミラー回路部と、
   前記差動対回路部の一方の出力端子電圧に基づいて出力を行う出力部と、
   前記出力部の出力端子電圧を前記第１入力端子に帰還して負帰還路を形成する帰還回路部と、
   を備える演算増幅器によってバッファー回路を形成する工程と、
   前記差動対回路の出力電圧が一致するように前記差動対回路の第２入力端子への入力電圧を設定する動作点設定工程と、
   前記入力電圧と前記出力部の出力電圧との電位差に基づいて前記演算増幅器の特性差を検出する検出工程と、
   前記第１及び第２の入力端子を反転入力端子及び非反転入力端子として検出される第１検出電圧を出力する状態と、前記第１及び第２の入力端子を非反転入力端子及び反転入力端子として検出される第２検出電圧を出力する状態とを切り換え、該第１検出電圧と第２検出電圧の差に基づいてオフセット電圧を算出する工程と、
   を備えることを特徴とする演算増幅器評価方法。

Images