JP5493541B2 - 評価システム及び評価方法 - Google Patents
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Description
演算増幅器の性能を定める特性評価項目には、入力オフセット電圧、入力オフセット電流、フリッカノイズ特性をはじめ様々な特性評価項目が規定される。これらの特性評価項目の中で、演算増幅器を比較回路に用いたり、増幅回路として用いたりする場合に、演算処理結果において偏差として影響を与えるオフセット特性がある。オフセット特性は、対称に形成される入力段の差動対回路のバランスが崩れることにより生じる。
フリッカノイズは、演算増幅器を形成するトランジスタの空乏層における不純物や格子欠陥などが原因で発生する、いわゆる「1/f(周波数)」ノイズである。半導体基板におけるフリッカノイズ特性のばらつきを評価することにより演算増幅器を形成する半導体基板の均一性も評価できる。
従来、オフセット電圧特性試験とフリッカノイズ電圧特性試験は、評価に用いる測定内容が異なり、また、発生要因が異なることからそれぞれ独立に測定されていた。
さらに、集積度向上などにより演算増幅器を形成するトランジスタは、構造が微細化され、また多様化する傾向にある。
しかしながら、示された構成では、差動対回路を形成するトランジスタ単体のバラツキによって生じるオフセット(ランダムオフセット)と、差動対回路と組み合わされる他の回路により生じるオフセット(システマティクオフセット)とを分離して評価することができない。
さらに演算増幅器の特性は、個々のトランジスタの特性の組み合わせで定まるが、それぞれのトランジスタの特性を演算増幅器の特性に関連付けることができない。そのため演算増幅器を構成するトランジスタのプロセスパラメータの違いが、どのように演算増幅器の特性に影響するかを判定することもできないという問題がある。
前記出力手段は、前記P型演算増幅器とN型演算増幅器における前記オフセット電圧又はフリッカノイズ電圧を出力し、前記トランジスタは、電界効果型トランジスタであることを特徴とする。
これにより、演算増幅器が有する差動対回路のトランジスタの特性のばらつきを、そのトランジスタの特性を示すプロセスパラメータのばらつきに対応付けることにより、差動対回路で生じるオフセット電圧を、前記プロセスパラメータに関連付けて評価できる。
図1は、本実施形態による演算増幅器評価システム200を示す概略ブロック図である。
この図に示される演算増幅器評価システム200は、半導体装置1及び測定装置9により形成される。
演算増幅器評価システム200における半導体装置1は、評価対象の演算増幅器が複数実装され、本システムの評価機能を合わせて備えている。
半導体装置1は、複数のオペアンプMAT10、Xデコーダ2、Yデコーダ3、増幅器4、制御回路(Logic)5及び電源電流回路6が一つの半導体装置内に形成される。
半導体装置1においてオペアンプMAT10は、演算増幅器が個々のセルにそれぞれ配置され、そのセル(オペアンプセル)が配列状に配置される。半導体装置1は、そのようなオペアンプMAT10を複数備える。この図に示したオペアンプMAT10には、PchオペアンプMAT11、PchオペアンプMAT12、NchオペアンプMAT13、NchオペアンプMAT14が示される。
PchオペアンプMAT12は、P型FETを配置したオペアンプセルにより構成され、そのP型FETのバックゲート(Back gate)に、電源VDDが印加される。
NchオペアンプMAT13は、Nチャネル型電界効果トランジスタ(N型FET)を配置したオペアンプセルにより構成され、そのN型FETで構成される差動対回路のゲート長がL1に設定されている。
NchオペアンプMAT14は、N型FETを配置したオペアンプセルにより構成され、そのN型FETで構成される差動対回路のゲート長がL2に設定されている。NchオペアンプMAT14は、NchオペアンプMAT13と異なるゲート長に設定される。
Yデコーダ(Y_Decoder)3は、オペアンプMAT内に配置されるセル群に対して行方向のセルの選択を行う。選択制御を行う制御信号は、行方向に並んだ制御線に出力する。Yデコーダ3で選択するオペアンプセルは、1からn行の範囲で配置される。
Xデコーダ2とYデコーダ3が出力した制御信号によって選択されたオペアンプセルは、活性化され、入力信号(Vin)に応じた出力電圧Voutを出力する。
増幅器4は、オペアンプセルが出力した出力電圧Voutに応じて増幅を行い、増幅信号Vampoutを出力する。
制御回路(Logic)5は、外部から設定される設定入力に応じて、半導体装置1内の各部の状態を制御する制御信号を生成し出力する。
電源電流回路6は、半導体装置1内の各部で用いられる電流源であり、設定される電流を出力する。
また、測定装置9は、半導体装置1で選択されたオペアンプセルのフリッカノイズ電圧が入力され、その測定を行う。測定装置9は、オペアンプセルから出力される電圧(Vnoise_out)を測定する。入力された電圧は、周波数成分に変換し、周波数に応じたレベルを検出する。
図2は、検証項目別に応じたオペアンプMAT10の組み合わせを示す図である。
まず、同一の半導体基板(ウェハ)の条件におけるP型FETによって差動対回路が形成される演算増幅器(Pchオペアンプ)と、N型FETによって差動対回路が形成される演算増幅器(Nchオペアンプ)の比較を行う組み合わせがある。
使用するプロセスにおいて、PchオペアンプとNchオペアンプについて、いずれのプロセスで形成されたオペアンプのばらつきが少なく高精度に製造できるかを検証する。ウェハ条件の影響を回避するため、共通の半導体基板上にPchオペアンプとNchオペアンプを配置して評価できる。
演算増幅器における差動対回路は、構成上電源電圧VDDと接地電位GNDとの中間電位で動作することになる。差動対回路を形成するFETのバックゲートをソースに接続した場合と電源VDD(Pchの場合)又は接地電位GND(Nchの場合)を印加した場合の測定結果を比較することで、基板効果の影響を評価できる。
FETのサイズを変更する対象に、差動対回路を形成するFET又は能動負荷(能動MOS)から選択することができる。各FETのサイズと特性評価試験結果との関係を評価できる。例えば、特性評価試験には、オフセット電圧試験及びフリッカノイズ電圧試験などの試験がある。また、評価結果に基づいて、各FETに最適なサイズを選択することができる。
この図に示されるオペアンプMAT11には、X0からX3で指定される4列と、Y0からYnで指定される複数の行が示される。
各列のFETは、ゲート面積Sが異なるように設定する。それぞれの列のFETのゲート面積は、X0の面積S0を基準にしてX0からX3までを順に配列で示すと(S0、4S0、9S0、16S0)であり、整数の2乗倍の比率で形成する。
オペアンプセルは4行単位にグループ化され、16個(=4行x4列)のオペアンプセルを1つのグループとする。オペアンプセルからの出力は、それぞれのグループに対して配置されるバッファアンプ(Buf)61〜6kによりバッファリングして出力する。
例えば、X2列Y1行で選択されるオペアンプ121が活性化され、その出力はバッファアンプ61を介して出力される。選択されたオペアンプ121及びバッファアンプ61以外のオペアンプとバッファアンプは不活性状態とされる。
このような構成により、FETのゲート面積S(サイズ)以外の設定を同じにして、FETのサイズの違いによる特性の測定を容易に行える。
この図は、FETのゲート面積S(横軸)に対して、特性試験を行ったときに発生しうる測定結果のバラツキを示す標準偏差の値(縦軸)の関係を示す。
横軸をFETのゲート面積Sの平方根(√S)で示すと、グラフに示されるように線形な関係があり、直線で示すことができる。
ゲート面積S(サイズ)を設定する際、複数のゲート面積の設定を離散的に設定して、その間を補間する。補間したときの誤差を少なくするために、ゲート面積を2乗倍で変化するように設定する。このように設定すると、FETのゲート面積Sの平方根(√S)軸において等間隔に測定点を配置することが可能になる。
オペアンプ100は、1つの演算増幅回路を形成する差動対回路100D、差動対回路100Dの負荷として接続される能動負荷100M、差動対回路100Dで検出した入力電圧の電位差を出力するFET M6を備える。
差動対回路100Dは、2つのN型FET M1とM2から形成される。
差動対回路100DにおけるFET M1とM2は、それぞれのソースが共通に接続され、差動対回路100Dのテール電流を設定するスイッチS3cが接続される。
FET M6のドレイン電圧をスイッチS1b及びS2aを介して差動対回路100Dの一方の入力端子に帰還して負帰還路を形成し、オペアンプ100をボルテージフォロアー(バッファ)回路として機能させる。
オペアンプ100は、演算増幅器として動作させるほかに、測定箇所の電圧を検出したり、構成するFETの特定の箇所に所定の電圧を印加して単体特性を検出したりできる。
MOS選択デコーダ20は、単体特性を測定するFETを選択する。MOS選択デコーダ20は、入力されるMOS選択信号MOS_SEL[0:1]により、単体特性を測定するFETを選択する制御信号を出力する。
図13では、MOS選択信号MOS_SEL[0:1]により、選択されるFETとの関係を示す。
また、信号Qは、オペアンプ100の極性を反転させる制御信号である。
信号Amp/Vthは、オペアンプ100の動作状態を演算増幅器としての動作とするか、或いは、FET(MOS)単体特性の評価とするかの選択を行う信号である。この信号が、「L」の場合に演算増幅器としての動作による評価とし、「H」の場合に単体特性評価とする。
信号noise_onは、オペアンプ100を用いて行う評価を、オフセット電圧評価とするか、フリッカノイズ電圧評価とするかの選択を行う。この信号が、「L」の場合にオフセット電圧評価とし、「H」の場合にフリッカノイズ電圧評価とする。
端子Vd1と端子Vd2は、オペアンプ100を演算増幅器として機能させ差動対回路100Dの出力電圧を出力する。端子Vd1と端子Vd2と共通の端子とした端子senseDと端子senseSは、差動対回路100D、能動負荷100Mを形成する各FETの単体特性を測定したりする場合に、それぞれのドレイン端子電圧とソース端子電圧を出力する。
本実施形態では、選択されたオペアンプ100の動作は、演算増幅器又は各FETの単体特性のどちらか一方であるため、端子Vd1と端子senseD及び端子Vd2とsenseSは同タイミングに信号を出力することは無く、端子を共通とすることで端子数を削減する。
端子forceD、端子forceS、端子forceGは、差動対回路100D、能動負荷100Mを形成する各FETの単体特性を測定する場合の測定電圧の入力端子である。端子forceD、端子forceS、端子forceGは、スイッチS6、S7、S10〜S13の設定によりそれぞれのFETの端子に入力された電圧を印加することができる。
オペアンプ100が備えるスイッチは、スイッチS1〜S17で示されるグループに分類される。スイッチS1〜S17は、連動して動作させる複数のスイッチで構成され、例えば、スイッチS1に含まれ、連動する複数のスイッチをスイッチS1a〜S1dのように示す。以下、特に示さない場合には、グループとして説明する。
スイッチS3において、スイッチS3aとS3bは、オペアンプ100を演算増幅器として機能させ差動対回路100Dの出力電圧を端子Vd1と端子Vd2に出力させる。スイッチS3cとS3dは、それぞれ差動対回路100D並びにFET M6に定電流を供給する。スイッチS3eは、FET M6のドレイン電圧を端子Voutに出力する。
スイッチS5は、フリッカノイズ電圧を測定する場合の出力回路を機能させる。
スイッチS5a、S5bは、N型FETであり、スイッチS5aを介して出力される差動対回路100Dの出力電圧をN 型FET M5によってバッファリングして出力する。スイッチS5により出力回路の機能を停止するときには、スイッチS5bを介して印加される接地電位GNDによりFET M5は遮断される。図に示される「(5バー)」の信号は、「(5)」の信号と相補の関係にある。
スイッチS10とS11は、FET M1、M3とFET M2、M4のドレイン端子にそれぞれ端子forceDへの入力電圧を印加する。
スイッチS12は、能動負荷100Mを形成するFET M3とM4のソース端子とゲート端子にforceSとforceGへの入力電圧を印加する。
スイッチS13は、差動対回路100Dを形成するFET M1とM2の共通接続されたソース端子にforceSへの入力電圧を印加する。
スイッチS14は、FET M1のドレイン電流を遮断して機能を停止させるため、M1のゲート端子に基準電位を印加する。
スイッチS15は、FET M2のドレイン電流を遮断して機能を停止させるため、M2のゲート端子に基準電位を印加する。
スイッチS16は、FET M3とM4のドレイン電流を遮断して機能を停止させるため、M3とM4のゲート端子に電源電圧を印加する。
スイッチS17は、差動対回路100Dのドレイン端子に位相補償用のコンデンサとして用いるFET M7を接続する。
上記に示した各スイッチは、MOS選択デコーダ20及びLogic50に入力される制御信号により制御される。
この図に示される構成で、図1、図5と同じ構成には同じ符号を付す。
オフセット電圧の測定では、オペアンプ100は、ボルテージフォロアー回路の構成にし、非反転入力端子と出力端子に発生する電位差を増幅器4で増幅する。非反転入力端子に印加する電圧Vinは、基準電圧源6により設定し、オペアンプ100の内部の端子Vd1とVd2の電位が等しくなるように電圧Vinを設定する。
オペアンプ100offでは、前述のオペアンプ100においてFETの単体特性を行うためのスイッチS6からS13をoff状態とすることから記載を省略し、端子force及び端子senseを全て開放としている。
オペアンプ100offでは、スイッチS1及びS2の設定に応じた極性が設定され、極性を切換えて、入力極性の切り替えに応じた出力電圧の差分からオフセット電圧を評価する。
このようなオフセット電圧の測定を行うことにより、構成に依存するシステムオフセットと増幅器4のオフセットの影響を受けることなく、差動対回路100Dのバランスによって生じるランダムオフセット電圧の測定を行うことができる。
FET単体特性評価では、スイッチS1、S2を全て遮断し、電源電流Iを「0」とし各端子force、端子senseをスイッチS6からS13を介してデバイス特性測定装置に接続することで、FET単体特性を評価する。
オペアンプ100fnでは、前述のオペアンプ100においてFETの単体特性を行うためのスイッチS6からS13をoff状態とすることから記載を省略し、端子force及び端子senseを全て開放としている。
オペアンプ100fnでは、スイッチS1及びS2の設定に応じた極性が設定され、極性を切換えて、入力極性の切り替えに応じたフリッカノイズ電圧を評価できる。フリッカノイズ電圧の評価では、オペアンプ100fnをボルテージフォロアーアンプとして動作させている際に、入力される電圧Vinに基準周波数の信号を印加したときのnoise_out電圧の周波数分布を測定する。
この図には、11種類の状態設定が示され、設定された状態に応じた試験が行われる。
番号1の状態は、X信号、Y信号ともに「L」にして、当該セルにあるオペアンプ100を非選択状態とし、別のセルの評価を行っている状態である。オペアンプ100を不活性とするために、スイッチS4とスイッチS14、S15、S16をon状態とする。
番号2と3の状態は、X信号又はY信号の一方を「L」、もう一方を「H」にして、当該セルにあるオペアンプ100を非選択状態とし、別のセルの評価を行っている状態である。オペアンプ100を不活性とするために、スイッチS4とスイッチS14、S15、S16をon状態とする。
番号4から7の状態では、信号Amp/Vthを「L」にして、オペアンプ100を演算増幅器として機能させる。オペアンプ100では、バイアス電流を供給して回路を活性化するためスイッチS3をon状態とする。
番号4と5の状態では、信号noise onを「L」にして、オペアンプ100のオフセット電圧を測定する。
番号6と7の状態では、信号noise onを「H」にして、オペアンプ100のフリッカノイズ電圧を測定する。
また、番号4から7の状態では、スイッチS1とS2の状態を反転させることにより、オペアンプ100の極性を反転して測定する。また、位相補償コンデンサとして用いるFET M7を出力に接続するためスイッチS17をon状態にする。
番号8から12の状態では、信号Amp/Vthを「H」にして、オペアンプ100を演算増幅器として機能させずに、FETの単体特性評価を行う。
オペアンプ100としての機能が不要なため、入力信号を遮断するためスイッチS1とS2は共にoff状態とし、バイアス電流の供給を停止させるためスイッチS3をoff状態とする。
番号9の状態では、MOS選択信号(MOS_SEL[0:1])を「H L」にして、FET M2の単体特性を測定する。その測定を行うため、ゲート電位、ドレイン電位、ソース電位を設定するためスイッチS7、S11、S13をそれぞれon状態にする。また、測定対象外のFET M1、M3、M4の機能を停止させるため、スイッチS14、S16をon状態にする。そして、スイッチS7をon状態として、ドレイン電位、ソース電位を端子senseD、端子senseSにおいて測定する。
番号11の状態では、MOS選択信号(MOS_SEL[0:1])をともに「H」にして、FET M4の単体特性を測定する。その測定を行うため、ゲート電位、ドレイン電位、ソース電位を設定するためスイッチS9、S11、S12をそれぞれon状態にする。また、測定対象外のFET M1〜M3の機能を停止させるため、スイッチS14、S15をon状態にする。M3は、ゲート端子に端子forceGへの入力電圧が印加されるが、ドレイン端子に接続される端子が全て遮断される状態であるため、機能を停止する。そして、スイッチS9をon状態として、ドレイン電位、ソース電位を端子senseD、端子senseSにおいて測定する。
なお、図に示す信号を「X」とした場合に設定する信号の状態を問わず、いずれの状態であってもよい。
この図に示される増幅器4は、アンプ21、22、23を備える。
アンプ21と22は、入力される信号Vinを基準電位とみなして、その信号Vinの電圧Vrefに対する反転増幅器の構成を有している。アンプ21は、入力される信号VinとVoutに基づいて、抵抗比で定められるゲインにより、アンプ21によって増幅して信号Va1を出力する。アンプ22は、入力される信号Vinと信号Va1に基づいて抵抗比で定められるゲインにより増幅し、信号Va2を出力する。
なお、各抵抗は、半導体装置1の外部に設けられた精密抵抗により構成される。
アンプ23は、スイッチ24で選択された信号をバッファリングして測定装置9にアンプ出力電圧(Vampout)を出力する。
このような構成をとることにより、増幅器4に設定できるゲインの変動範囲を広く設定することができる。定める閾値の設定は、増幅器4の出力電圧(Vampout)が、測定装置9の測定レンジを超える場合には、ゲインを低く設定する。
そして、例えばオフセット電圧が数十μV(マイクロボルト)から数十mV(ミリボルト)までの範囲で発生するオフセット電圧を評価することが可能となる。
なお、スイッチ24は、半導体装置1の外部に設けられ、その制御信号も外部で与えるものとする。
この図に示される、出力用バッファ入出力端子は、増幅器4におけるアンプ23の入出力される信号の入出力端子である。入力端子は、スイッチ24に接続され、出力端子(Vampout)は、測定装置9に接続される。
増幅器(低ゲイン)入出力端子は、アンプ21の入出力端子である。入力される信号において、測定装置9の測定レンジに適した比較的大きなオフセット電圧を増幅して出力する。
増幅器(高ゲイン)入出力端子は、アンプ22の入出力端子である。アンプ21に入力される信号において、増幅された信号が測定装置9の測定レンジに満たない比較的小さなオフセット電圧である場合に、アンプ22は、入力されるアンプ21の出力信号を増幅して出力する。
能動負荷(MOS)ドレイン電圧モニタ端子(Vd1端子、Vd2端子)は、能動負荷100Mに接続される差動対回路100Dのドレイン電圧を出力する端子(対)である。この端子対の電圧が等しくなるように入力電圧Vinを設定することにより、システムオフセット電圧の影響なくランダムオフセット電圧を測定できる。
オペアンプ入力端子は、オペアンプ100の非反転入力端子に接続され、能動負荷(MOS)ドレイン電圧モニタ端子の電圧が等しくなるように入力する電圧を設定する端子である。
評価項目切換え端子(Amp/Vth端子)は、オフセット電圧評価、フリッカノイズ電圧評価、或いは、FET単体(単体MOS)評価を切換える制御信号を入力する端子である。
フリッカノイズ出力端子(Vnoise_out端子)は、フリッカノイズ電圧を測定する出力端子である。
端子sense(Vd1端子、Vd2端子)は、FET単体(単体MOS)評価時のソース電圧、ドレイン電圧を測定する端子である。
端子forceは、FET単体(単体MOS)評価時の電圧、電流を印加する端子である。
図12は、オペアンプバージョン選択端子(X_SEL端子)の設定例を示す。
この例に示す条件は、図1に示したMAT10の配列に対応する。4種類のMATに配列された特定の列を選択する場合には、4bitの制御信号で設定できる。上位2bitをMATの選択に割り付け、下位2bitをMAT内のオペアンプセルの列の選択に割り付ける。
上位2bitにより、MAT11からMAT14を選択する。
下位2bitにより、ゲートサイズ(ゲート長(L)×ゲート幅(W))の設定を切り換えることができ、ゲート長を一定にしてゲート幅を前述のように2乗の比で設定された条件を切り換える。また、ゲート幅Wが同じ条件でゲート長Lを変更したときの切換えも行える。
MOS選択(MOS_SEL)端子は、FET単体(単体MOS)評価時の測定を行うFET(MOS)を選択する信号を入力する端子である。
図13は、MOS選択(MOS_SEL)端子の設定例を示す図である。
この例に示す条件は、図5に示したオペアンプ100の構成に対応する。オペアンプ100を形成する差動対回路100Dと能動負荷100MのFET M1からM4を選択する場合には、2bitの制御信号で設定できる。2bitの制御信号の設定を切り換えて、FET M1からM4をそれぞれ選択して、選択されたFET単体評価を行う。
これにより、オペアンプ100を形成する個々のFET M1〜M2の特性のばらつきを、そのFET M1〜M2の特性を示すプロセスパラメータのばらつきに対応付けることにより、演算増幅器で生じるオフセット電圧とプロセスパラメータの関係を評価できる。
これにより、フリッカノイズ電圧の評価とFET M1〜M2の各々の単体特性の評価より求めた各々のプロセスパラメータの相関関係より、フリッカノイズ電圧とプロセスパラメータの関係を評価できる。
これにより、差動対回路100Dに加え能動負荷100MのFET M3〜M4の特性のばらつきを測定でき、FET M1〜M4の特性を示すプロセスパラメータのばらつきに対応付けることにより、演算増幅器で生じるオフセット電圧とプロセスパラメータの関係を評価できる。
これにより、フリッカノイズ電圧の評価とFET M3〜M4の各々の単体特性の評価より求めた各々のプロセスパラメータの相関関係より、フリッカノイズ電圧とプロセスパラメータの関係を評価できる。
これにより、フリッカノイズの評価とランダムオフセット評価より、フリッカノイズとランダムオフセットの関係が評価できる。
これにより、電源電流の値を変えることで、電源電流とオフセット電圧(ランダムオフセット)及びフリッカノイズ電圧の関係を評価できる。
これにより、チップ内にP型オペアンプ100とN型オペアンプ100を用意して、それぞれの評価結果を比較することで、いずれのオペアンプ100により所望の性能を得られるか評価できる。
これにより、FETのバックゲートをソースに接続したオペアンプ100と電源電圧又は接地電位を印加したオペアンプ100の評価結果を比較することで基板効果の影響を評価できる。
これにより、差動対回路100Dを形成するFET M1とM2のサイズのパターンを複数用意することで、FET M1とM2のサイズに対するランダムオフセット電圧のばらつき及びフリッカノイズ電圧のばらつきを評価できる。
これにより、能動負荷100Mを形成するFET M3とM4のサイズのパターンを複数用意することで、FET M3とM4のサイズに対するランダムオフセット電圧のばらつき及びフリッカノイズ電圧のばらつきを評価できる。
これにより、差動対回路100DのFET M1とM2又は能動負荷のFET M3とM4のゲート面積を2乗倍で変化させることで、ゲート面積の平方根で示した座標では、測定箇所の間隔を等間隔に設定することができ、補間処理を行っても精度を確保できる。
本発明のオペアンプ100における、FETには、あらゆる種類のFETを使用することができ、FETの構成数や接続形態についても特に限定されるものではない。
また、差動対回路100Dを構成するFETをN型FETとする構成を示したが、P型FETとする構成への適応も可能である。
また、上記の実施形態では、差動対回路100DにおけるFETのプロセスパラメータを設定する例をあげて示したが、能動負荷100MにおけるFETのプロセスパラメータを設定する場合にも同様な設定方法を用いることにより適用することができる。
測定装置9では、デバイス特性測定装置が出力するプロセスパラメータと特性データを取り込んで、オフセット電圧やフリッカノイズ電圧などと関連付けて表示する。また、取り込んだプロセスパラメータと特性データと、オフセット電圧やフリッカノイズ電圧との相関を判定する演算処理を行ったり、統計処理を行ったりすることができる。
このように、対となるFETの組み合わせに応じたプロセスパラメータの値に基づいて演算処理することにより、それぞれのFETの設計値に対する誤差(差分)によって生じる特性誤差や、差動対回路100Dと能動負荷100Mの組み合わせに対応させたそれぞれの特性誤差を組み合わせてオペアンプ100の特性に与える影響度を導くことができる。
9 測定装置
10 オペアンプMAT
100 オペアンプ
200 演算増幅器評価システム
Claims (10)
- トランジスタが組み合わされた差動対回路を有する演算増幅器と、
前記差動対回路のトランジスタの特性を検出するトランジスタ特性検出手段と、
前記演算増幅器の特性により生じるオフセット電圧を検出するオフセット電圧検出手段と、
前記差動対回路のトランジスタの特性と前記オフセット電圧を対応させて出力する出力手段と、
を備えることを特徴とする評価システム。 - 前記演算増幅器のフリッカノイズ電圧を検出するノイズ検出手段
を備え、
前記出力手段は、
前記差動対回路のトランジスタの特性と前記フリッカノイズ電圧を対応させて出力する
ことを特徴とする請求項1に記載の評価システム。 - 前記出力手段は、
前記検出されたフリッカノイズ電圧と、前記検出されたオフセット電圧と、を対応させて出力する
ことを特徴とする請求項2に記載の評価システム。 - 前記出力手段は、
前記差動対回路に設定されるバイアス電流に応じて、前記オフセット電圧及び前記フリッカノイズ電圧を関係づけて出力する
ことを特徴とする請求項2又は請求項3に記載の評価システム。 - 前記トランジスタとしてPチャネル型トランジスタによって前記差動対回路が構成されるP型演算増幅器と、
前記トランジスタとしてNチャネル型トランジスタによって前記差動対回路が構成されるN型演算増幅器と、
を備え、
前記出力手段は、
前記P型演算増幅器とN型演算増幅器における前記オフセット電圧又はフリッカノイズ電圧を出力し、
前記トランジスタは、電界効果型トランジスタである
ことを特徴とする請求項2から請求項4のいずれか1項に記載の評価システム。 - 前記トランジスタは、電界効果型トランジスタであり、
前記出力手段は、
前記トランジスタにおけるバックゲートをソースに接続した場合、或いは、該バックゲートに電源電圧又は接地電位を印加した場合における前記オフセット電圧又はフリッカノイズ電圧を出力する
ことを特徴とする請求項2から請求項5のいずれか1項に記載の評価システム。 - 前記出力手段は、
前記差動対回路、又は能動負荷のトランジスタ対に対し、異なるゲート幅又は異なるゲート長さのトランジスタ対による演算増幅器のオフセット電圧及びフリッカノイズ電圧を該ゲート幅及び該ゲート長さに対応させて出力する
ことを特徴とする請求項2から請求項6のいずれか1項に記載の評価システム。 - 前記出力手段は、
前記トランジスタの特性に基づいて抽出される該トランジスタのプロセスパラメータを、前記オフセット電圧及びフリッカノイズ電圧と対応させて出力する
ことを特徴とする請求項2から請求項7のいずれか1項に記載の評価システム。 - 対となる前記トランジスタは、
2乗倍の比率で設定されるゲート面積となるゲート幅及びゲート長さに基づいて設定される
ことを特徴とする請求項1から請求項8に記載の評価システム。 - 演算増幅器に含まれる差動対回路のトランジスタの特性を検出するトランジスタ特性検出過程と、
前記演算増幅器の特性により生じるオフセット電圧を検出するオフセット電圧検出過程と、
前記差動対回路のトランジスタの特性と、前記オフセット電圧と、を対応させて出力する出力過程と、
を備えることを特徴とする評価方法。
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