JP3201597B2 - サンプル・ホールド回路 - Google Patents
サンプル・ホールド回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、二つのサンプリ
ング容量のサンプリング・タイミングをアナログスイッ
チ回路を構成する二つのスイッチング素子に対して共通
の一つの制御信号で制御することによりサンプリングジ
ッタを低減するようにしたサンプル・ホルド回路に関す
る。
ング容量のサンプリング・タイミングをアナログスイッ
チ回路を構成する二つのスイッチング素子に対して共通
の一つの制御信号で制御することによりサンプリングジ
ッタを低減するようにしたサンプル・ホルド回路に関す
る。
【０００２】
【従来の技術】サンプルホールド回路に関して、特開昭
６４−４９１９９号公報には、サンプルホールドから、
サンプルモードに移送する際のスイッチの逆転を防止
し、的確なサンプルホールド動作を行なえるようにした
サンプルホールド回路が開示されている。また、特開平
０５−８９６９５号公報には、第１のモジュールがサン
プリング動作を実行している間第２のモジュールがホー
ルド動作を実行し、第１のモジュールがホールド動作を
実行している間、第２のモジュールがサンプリング動作
を実行するサンプル・ホールド回路が開示されている。
６４−４９１９９号公報には、サンプルホールドから、
サンプルモードに移送する際のスイッチの逆転を防止
し、的確なサンプルホールド動作を行なえるようにした
サンプルホールド回路が開示されている。また、特開平
０５−８９６９５号公報には、第１のモジュールがサン
プリング動作を実行している間第２のモジュールがホー
ルド動作を実行し、第１のモジュールがホールド動作を
実行している間、第２のモジュールがサンプリング動作
を実行するサンプル・ホールド回路が開示されている。
【０００３】この公報に開示されている技術思想の上位
概念の範疇に属するダブルサンプリング型サンプル・ホ
ールド回路は、２対のサンプル・ホールド回路を持ち、
どちらか片側のサンプル・ホールド回路がサンプリング
状態ならば、他方のサンプル・ホールド回路はホールド
状態を保ち、また、次の状態においては動作が逆転し、
サンプリング状態であった場合には、ホールド状態に遷
移し、他方は、ホールド状態からサンプリング状態へと
互いにサンプル・ホールドを切り換えながら、入力信号
を常にサンプリング可能状態とすることができるサンプ
ル・ホールド回路である。
概念の範疇に属するダブルサンプリング型サンプル・ホ
ールド回路は、２対のサンプル・ホールド回路を持ち、
どちらか片側のサンプル・ホールド回路がサンプリング
状態ならば、他方のサンプル・ホールド回路はホールド
状態を保ち、また、次の状態においては動作が逆転し、
サンプリング状態であった場合には、ホールド状態に遷
移し、他方は、ホールド状態からサンプリング状態へと
互いにサンプル・ホールドを切り換えながら、入力信号
を常にサンプリング可能状態とすることができるサンプ
ル・ホールド回路である。
【０００４】従来のダブルサンプリング型サンプル・ホ
ールド回路を図４に示す。この図４は、入力信号端子Ｖ
ｉｎを、サンプリング容量２１およびサンプリング容量
２２にサンプリングするダブルサンプリング型サンプル
・ホールド回路の例を示している。この図４において、
第１のサンプル・ホールド回路Ａと第２のサンプル・ホ
ールド回路Ｂは同一構成をなしている。切り換え回路で
あるＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳト
ランジスタと略す）１，２を制御する制御信号Φ１，Φ
２がそれぞれ制御信号出力バッファ３１，３２を通して
ＮＭＯＳトランジスタ１，２のゲートに加えるようにし
ている。
ールド回路を図４に示す。この図４は、入力信号端子Ｖ
ｉｎを、サンプリング容量２１およびサンプリング容量
２２にサンプリングするダブルサンプリング型サンプル
・ホールド回路の例を示している。この図４において、
第１のサンプル・ホールド回路Ａと第２のサンプル・ホ
ールド回路Ｂは同一構成をなしている。切り換え回路で
あるＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳト
ランジスタと略す）１，２を制御する制御信号Φ１，Φ
２がそれぞれ制御信号出力バッファ３１，３２を通して
ＮＭＯＳトランジスタ１，２のゲートに加えるようにし
ている。
【０００５】制御信号Φ１，Φ２により、ＮＭＯＳトラ
ンジスタ１，２がそれぞれオンになることにより、サン
プリング容量２１，２２がサンプリングされ、制御信号
Φ１，Φ２により、ＮＭＯＳトランジスタ１，２がそれ
ぞれオフになるとホールド状態となるようにしている。
このサンプリング容量２１，２２にてサンプリングさ
れ、ホールド状態にある電圧を出力信号端子Ｖｏｕｔよ
り出力するために、切換回路であるＮＭＯＳトランジス
タ３，４を制御信号Φ１Ｂ，Φ２Ｂでオン、オフ制御す
るようにしており、制御信号Φ１Ｂ，Φ２ＢによりＮＭ
ＯＳトランジスタ３，４がオンになると、サンプリング
容量２１，２２にてサンプリングされ、ホールド状態に
ある電圧を出力信号端子Ｖｏｕｔよりホールド電圧とし
て出力するように構成している。
ンジスタ１，２がそれぞれオンになることにより、サン
プリング容量２１，２２がサンプリングされ、制御信号
Φ１，Φ２により、ＮＭＯＳトランジスタ１，２がそれ
ぞれオフになるとホールド状態となるようにしている。
このサンプリング容量２１，２２にてサンプリングさ
れ、ホールド状態にある電圧を出力信号端子Ｖｏｕｔよ
り出力するために、切換回路であるＮＭＯＳトランジス
タ３，４を制御信号Φ１Ｂ，Φ２Ｂでオン、オフ制御す
るようにしており、制御信号Φ１Ｂ，Φ２ＢによりＮＭ
ＯＳトランジスタ３，４がオンになると、サンプリング
容量２１，２２にてサンプリングされ、ホールド状態に
ある電圧を出力信号端子Ｖｏｕｔよりホールド電圧とし
て出力するように構成している。
【０００６】図５はこのようなダブルサンプリング型サ
ンプル・ホールド回路の動作を説明するためのタイミン
グチャートである。図５（ｂ）に示す制御信号Φ１が
「Ｈ」である場合に、ＮＭＯＳトランジスタ１は、オン
状態であり、入力信号端子Ｖｉｎとサンプリング容量２
１の一方の電極は導通状態になる。したがって、図５
（ａ）に示す基本信号ＣＬＫが入力信号端子Ｖｉｎに印
加され、この基本信号ＣＬＫの電圧がサンプリング容量
２１に印加され、サンプリングを行う。
ンプル・ホールド回路の動作を説明するためのタイミン
グチャートである。図５（ｂ）に示す制御信号Φ１が
「Ｈ」である場合に、ＮＭＯＳトランジスタ１は、オン
状態であり、入力信号端子Ｖｉｎとサンプリング容量２
１の一方の電極は導通状態になる。したがって、図５
（ａ）に示す基本信号ＣＬＫが入力信号端子Ｖｉｎに印
加され、この基本信号ＣＬＫの電圧がサンプリング容量
２１に印加され、サンプリングを行う。
【０００７】このとき、ＮＭＯＳトランジスタ３は、図
５（ｄ）に示す制御信号Φ１Ｂによってオフ状態であ
る。また、このとき、図５（ｃ）に示す制御信号Φ２
は、「Ｌ」であり、ＮＭＯＳトランジスタ２は、オフ状
態であり、サンプリング容量２２に入力信号端子Ｖｉｎ
からの基本信号ＣＬＫによる電圧は印加されない。しか
し、図５（ｅ）に示す制御信号Φ２ＢによりＮＭＯＳト
ランジスタ４をオン状態に制御し、出力信号端子Ｖｏｕ
ｔとサンプリング容量２２の一方の電極が導通状態にな
る。これにより、出力信号端子Ｖｏｕｔに、サンプリン
グ容量２２の電圧がホールド電圧として現れる。
５（ｄ）に示す制御信号Φ１Ｂによってオフ状態であ
る。また、このとき、図５（ｃ）に示す制御信号Φ２
は、「Ｌ」であり、ＮＭＯＳトランジスタ２は、オフ状
態であり、サンプリング容量２２に入力信号端子Ｖｉｎ
からの基本信号ＣＬＫによる電圧は印加されない。しか
し、図５（ｅ）に示す制御信号Φ２ＢによりＮＭＯＳト
ランジスタ４をオン状態に制御し、出力信号端子Ｖｏｕ
ｔとサンプリング容量２２の一方の電極が導通状態にな
る。これにより、出力信号端子Ｖｏｕｔに、サンプリン
グ容量２２の電圧がホールド電圧として現れる。
【０００８】すなわち、図４に示すダブルサンプリング
型サンプル・ホルド回路は、図５（ａ）に示す基本信号
ＣＬＫ信号に対して、２倍の周期を持つ制御信号Φ１，
Φ２で、ダブルサンプリング動作を制御する。制御信号
Φ１が「Ｈ」ならば、制御信号Φ２は「Ｌ」を示し、次
のタイミング制御において制御信号Φ１は「Ｌ」に、制
御信号Φ２が「Ｈ」に変化する。サンプル・ホールド回
路動作は、制御信号Φ１が「Ｈ」で図５（ｂ）に示すよ
うに、サンプリング状態Ｓ１となり、サンプリング容量
２１に入力信号端子Ｖｉｎがサンプリングされる。
型サンプル・ホルド回路は、図５（ａ）に示す基本信号
ＣＬＫ信号に対して、２倍の周期を持つ制御信号Φ１，
Φ２で、ダブルサンプリング動作を制御する。制御信号
Φ１が「Ｈ」ならば、制御信号Φ２は「Ｌ」を示し、次
のタイミング制御において制御信号Φ１は「Ｌ」に、制
御信号Φ２が「Ｈ」に変化する。サンプル・ホールド回
路動作は、制御信号Φ１が「Ｈ」で図５（ｂ）に示すよ
うに、サンプリング状態Ｓ１となり、サンプリング容量
２１に入力信号端子Ｖｉｎがサンプリングされる。
【０００９】その間、制御信号Φ２は「Ｌ」で図５
（ｃ）に示すように、ホールド状態Ｈ０を示し、サンプ
リング容量２２は、入力信号端子Ｖｉｎに接続されず、
制御信号Φ２Ｂによって出力信号端子Ｖｏｕｔに接続さ
れる。したがって、出力信号端子Ｖｏｕｔには、サンプ
リング容量ＣＨ２の電圧が現れる。次に、制御信号Φ１
が「Ｌ」でＮＭＯＳトランジスタ１がオフとなり、サン
プリング容量２１がホールド状態Ｈ１となり、制御信号
Φ１ＢによってＮＭＯＳトランジスタ３がオンとなり、
サンプリング状態Ｓ１でサンプリング容量ＣＨ１をサン
プリングした電圧が出力信号端子Ｖｏｕｔに現れる。
（ｃ）に示すように、ホールド状態Ｈ０を示し、サンプ
リング容量２２は、入力信号端子Ｖｉｎに接続されず、
制御信号Φ２Ｂによって出力信号端子Ｖｏｕｔに接続さ
れる。したがって、出力信号端子Ｖｏｕｔには、サンプ
リング容量ＣＨ２の電圧が現れる。次に、制御信号Φ１
が「Ｌ」でＮＭＯＳトランジスタ１がオフとなり、サン
プリング容量２１がホールド状態Ｈ１となり、制御信号
Φ１ＢによってＮＭＯＳトランジスタ３がオンとなり、
サンプリング状態Ｓ１でサンプリング容量ＣＨ１をサン
プリングした電圧が出力信号端子Ｖｏｕｔに現れる。
【００１０】一方、制御信号Φ２は、「Ｈ」でサンプリ
ング状態Ｓ２となり｛図５（ｃ）｝、入力信号端子Ｖｉ
ｎは、サンプリング容量ＣＨ２に接続され、サンプリン
グ容量ＣＨ２に入力信号Ｖｉｎがサンプリングされる。
以上説明したように、第１のサンプル・ホールド回路Ａ
と，第２のサンプル・ホールド回路Ｂとによる２つのサ
ンプル・ホールド回路を用いて、ダブルサンプリング動
作を行い、サンプリング動作とホールド動作を実行し、
次の事象において、動作制御を入れ替えながら互いの動
作を分担し合い、常にサンプリング動作とホールド動作
を同時に行うことができる回路である。
ング状態Ｓ２となり｛図５（ｃ）｝、入力信号端子Ｖｉ
ｎは、サンプリング容量ＣＨ２に接続され、サンプリン
グ容量ＣＨ２に入力信号Ｖｉｎがサンプリングされる。
以上説明したように、第１のサンプル・ホールド回路Ａ
と，第２のサンプル・ホールド回路Ｂとによる２つのサ
ンプル・ホールド回路を用いて、ダブルサンプリング動
作を行い、サンプリング動作とホールド動作を実行し、
次の事象において、動作制御を入れ替えながら互いの動
作を分担し合い、常にサンプリング動作とホールド動作
を同時に行うことができる回路である。
【００１１】
【発明が解決しようとする課題】このような従来のダブ
ルサンプリング型サンプル・ホルド回路では、制御信号
Φ１，Φ２を用いて、ダブルサンプリング動作を行うに
は、サンプリング状態Ｓｉからホールド状態Ｈｉ（ｉ＝
１，２，３，…）への遷移タイミングが重要となり、ジ
ッタで切り換えるタイミングが一定しない場合に、サン
プリング・エラーが発生する。制御信号Φ１、Φ２は、
互いに逆相のタイミング信号であり、各々の制御回路に
よってタイミング信号が生成されるので、制御信号Φ１
と制御信号Φ２のタイミングが必ずしも一致せずにタイ
ミングのずれを発生させる原因になる。
ルサンプリング型サンプル・ホルド回路では、制御信号
Φ１，Φ２を用いて、ダブルサンプリング動作を行うに
は、サンプリング状態Ｓｉからホールド状態Ｈｉ（ｉ＝
１，２，３，…）への遷移タイミングが重要となり、ジ
ッタで切り換えるタイミングが一定しない場合に、サン
プリング・エラーが発生する。制御信号Φ１、Φ２は、
互いに逆相のタイミング信号であり、各々の制御回路に
よってタイミング信号が生成されるので、制御信号Φ１
と制御信号Φ２のタイミングが必ずしも一致せずにタイ
ミングのずれを発生させる原因になる。
【００１２】また、制御信号出力バッファ３１，３２
は、当然異なる回路で構成されるために、スレシュホー
ルド電圧の違いが生じ、タイミング動作の誤差が発生す
る。このため、制御信号Φ１と制御信号Φ２のサンプリ
ング終了タイミングを等間隔にすることは、製造上困難
である。したがって、制御信号Φ１のサンプリング終了
タイミングと制御信号Φ２のサンプリング終了タイミン
グとでは、タイミング誤差Δｔが必ず発生する。タイミ
ング誤差Δｔは、サンプリング誤差電圧ΔＶを発生し、
誤差電圧ΔＶを含んだサンプリング電圧が出力信号端子
Ｖｏｕｔよりホールド電圧として現れる。
は、当然異なる回路で構成されるために、スレシュホー
ルド電圧の違いが生じ、タイミング動作の誤差が発生す
る。このため、制御信号Φ１と制御信号Φ２のサンプリ
ング終了タイミングを等間隔にすることは、製造上困難
である。したがって、制御信号Φ１のサンプリング終了
タイミングと制御信号Φ２のサンプリング終了タイミン
グとでは、タイミング誤差Δｔが必ず発生する。タイミ
ング誤差Δｔは、サンプリング誤差電圧ΔＶを発生し、
誤差電圧ΔＶを含んだサンプリング電圧が出力信号端子
Ｖｏｕｔよりホールド電圧として現れる。
【００１３】サンプル・ホールド回路内において変換誤
差電圧を有することは、高精度のサンプル・ホールド回
路を実現する上で大きな課題となる。図６、図７にそれ
ぞれ単調増加にある入力信号端子Ｖｉｎに対するダブル
サンプリング型サンプル・ホールド回路のサンプリング
電圧とホールド電圧を時間軸に沿って表した。図６はサ
ンプリング終了タイミングとサンプリング電圧の関係を
表し、図７はホールド状態におけるホールド電圧を表し
ている。
差電圧を有することは、高精度のサンプル・ホールド回
路を実現する上で大きな課題となる。図６、図７にそれ
ぞれ単調増加にある入力信号端子Ｖｉｎに対するダブル
サンプリング型サンプル・ホールド回路のサンプリング
電圧とホールド電圧を時間軸に沿って表した。図６はサ
ンプリング終了タイミングとサンプリング電圧の関係を
表し、図７はホールド状態におけるホールド電圧を表し
ている。
【００１４】図６に示すように、サンプリング状態Ｓ１
〜Ｓ４におけるサンプリング入力信号電圧Ｖｓ１〜Ｖｓ
４とし、制御信号Φ１と制御信号Φ２のサンプリング終
了タイミングにタイミング誤差−Δｔ時間を持つ場合
に、タイミング誤差−Δｔ時間を持つサンプリング状態
Ｓ２では、タイミング誤差＝０とするサンプリング入力
信号電圧Ｖｉｎ時よりも−ΔＶ電圧ずれた入力信号がサ
ンプリング電圧となり、図７に示すように、信号出力端
子Ｖｏｕｔにホールド電圧として現れる。
〜Ｓ４におけるサンプリング入力信号電圧Ｖｓ１〜Ｖｓ
４とし、制御信号Φ１と制御信号Φ２のサンプリング終
了タイミングにタイミング誤差−Δｔ時間を持つ場合
に、タイミング誤差−Δｔ時間を持つサンプリング状態
Ｓ２では、タイミング誤差＝０とするサンプリング入力
信号電圧Ｖｉｎ時よりも−ΔＶ電圧ずれた入力信号がサ
ンプリング電圧となり、図７に示すように、信号出力端
子Ｖｏｕｔにホールド電圧として現れる。
【００１５】サンプリング誤差電圧−ΔＶは、ダブルサ
ンプリング動作でＳ２，Ｓ４…と、１つおきに現れるの
で、単なるオフセット電圧エラーとは異なる。また、入
力信号Ｖｉｎの信号周波数が高ければ変化量も大きく、
サンプリング誤差電圧｜−ΔＶ｜は、大きな値をとるこ
とになる。以上の説明より、従来のダブルサンプリング
型サンプル・ホールド回路では、ジッタによるサンプリ
ング終了タイミング誤差Δｔによるサンプリング・エラ
ーが発生し、また、入力信号周波数に依存して誤差電圧
も変化する欠点を持つことがわかる。
ンプリング動作でＳ２，Ｓ４…と、１つおきに現れるの
で、単なるオフセット電圧エラーとは異なる。また、入
力信号Ｖｉｎの信号周波数が高ければ変化量も大きく、
サンプリング誤差電圧｜−ΔＶ｜は、大きな値をとるこ
とになる。以上の説明より、従来のダブルサンプリング
型サンプル・ホールド回路では、ジッタによるサンプリ
ング終了タイミング誤差Δｔによるサンプリング・エラ
ーが発生し、また、入力信号周波数に依存して誤差電圧
も変化する欠点を持つことがわかる。
【００１６】この発明は、上記従来の課題を解決するた
めになされたもので、ダブルサンプリング型サンプル・
ホールド回路において、ダブルサンプリング時における
サンプリング終了タイミングのタイミング誤差Δｔ時間
をなくし、サンプリングジッタを低減する高精度のサン
プル・ホールド回路を提供することを目的とする。
めになされたもので、ダブルサンプリング型サンプル・
ホールド回路において、ダブルサンプリング時における
サンプリング終了タイミングのタイミング誤差Δｔ時間
をなくし、サンプリングジッタを低減する高精度のサン
プル・ホールド回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、この発明のサンプル・ホールド回路は、第１サンプ
リング容量のサンプリングモード時に第１スイッチ素子
がオン、第２スイッチ素子がオフとなり、かつ第２サン
プリング容量のサンプリングモード時に前記第１スイッ
チ素子がオフとなり、前記第２スイッチ素子がオンとな
る第１切替回路と、前記第１サンプリング容量および前
記第２サンプリング容量と前記第１切替回路との間に接
続され、前記第１サンプリング容量および第２サンプリ
ング容量のサンプリングモード時にそれぞれ第３スイッ
チ素子と第４スイッチ素子が共通の制御信号によりオン
となり、かつ前記第１サンプリング容量と第２サンプリ
ング容量がサンプリングモード終了前にオフとなって前
記第１サンプリング容量と前記第２サンプリング容量の
サンプリングタイミングを制御するアナログスイッチ回
路と、前記第２スイッチのオン、オフ制御を行なう制御
信号ФＢと前記第３と第４スイッチ素子のオン、オフ制
御を行なう制御信号ФＳとの論理積ФＢ・ФＳと等しい
制御信号ФＡＢによりオン、オフ制御され、オン時に前
記第１サンプリング容量のホールド電圧を出力する第５
スイッチ素子と、前記第１スイッチ素子のオン、オフ制
御信号ФＡと前記制御信号ФＳとの論理積ФＡ・ФＳと
等しい制御信号ФＢＢによりオン、オフ制御され、オン
時に前記第２サンプリング容量のホールド電圧を出力す
る第６スイッチ素子とから構成される第２切替回路とを
備えることを特徴とする。
に、この発明のサンプル・ホールド回路は、第１サンプ
リング容量のサンプリングモード時に第１スイッチ素子
がオン、第２スイッチ素子がオフとなり、かつ第２サン
プリング容量のサンプリングモード時に前記第１スイッ
チ素子がオフとなり、前記第２スイッチ素子がオンとな
る第１切替回路と、前記第１サンプリング容量および前
記第２サンプリング容量と前記第１切替回路との間に接
続され、前記第１サンプリング容量および第２サンプリ
ング容量のサンプリングモード時にそれぞれ第３スイッ
チ素子と第４スイッチ素子が共通の制御信号によりオン
となり、かつ前記第１サンプリング容量と第２サンプリ
ング容量がサンプリングモード終了前にオフとなって前
記第１サンプリング容量と前記第２サンプリング容量の
サンプリングタイミングを制御するアナログスイッチ回
路と、前記第２スイッチのオン、オフ制御を行なう制御
信号ФＢと前記第３と第４スイッチ素子のオン、オフ制
御を行なう制御信号ФＳとの論理積ФＢ・ФＳと等しい
制御信号ФＡＢによりオン、オフ制御され、オン時に前
記第１サンプリング容量のホールド電圧を出力する第５
スイッチ素子と、前記第１スイッチ素子のオン、オフ制
御信号ФＡと前記制御信号ФＳとの論理積ФＡ・ФＳと
等しい制御信号ФＢＢによりオン、オフ制御され、オン
時に前記第２サンプリング容量のホールド電圧を出力す
る第６スイッチ素子とから構成される第２切替回路とを
備えることを特徴とする。
【００１８】この発明によれば、第１サンプリング容量
のサンプリングモード時には、第１切替回路の第１スイ
ッチ素子がオンとなり、第２スイッチ素子がオフとなる
とともに、アナログスイッチ回路の第３スイッチ素子と
第４スイッチ素子が同時にオンとなり、入力信号が第１
切替回路の第１スイッチ素子とアナログスイッチ回路の
第３スイッチ素子を通して第１サンプリング容量に印加
され、サンプリングを行なう。このとき、第１切替回路
の第２スイッチ素子がオフであるため、第２サンプリン
グ容量に入力信号が印加されず、第２サンプリング容量
はホールド状態となる。次に、第１サンプリング容量の
サンプリングモード終了時にアナログスイッチ回路の第
３と第４スイッチ素子を同時にオフにして、第１サンプ
リング容量のサンプリングタイミングを制御することに
より、第１サンプリング容量をホールド状態にする。
のサンプリングモード時には、第１切替回路の第１スイ
ッチ素子がオンとなり、第２スイッチ素子がオフとなる
とともに、アナログスイッチ回路の第３スイッチ素子と
第４スイッチ素子が同時にオンとなり、入力信号が第１
切替回路の第１スイッチ素子とアナログスイッチ回路の
第３スイッチ素子を通して第１サンプリング容量に印加
され、サンプリングを行なう。このとき、第１切替回路
の第２スイッチ素子がオフであるため、第２サンプリン
グ容量に入力信号が印加されず、第２サンプリング容量
はホールド状態となる。次に、第１サンプリング容量の
サンプリングモード終了時にアナログスイッチ回路の第
３と第４スイッチ素子を同時にオフにして、第１サンプ
リング容量のサンプリングタイミングを制御することに
より、第１サンプリング容量をホールド状態にする。
【００１９】第２サンプリング容量のサンプリングモー
ド時には、第１切替回路の第２スイッチ素子とアナログ
スイッチ回路の第３と第４スイッチ素子を同時にオンに
して、入力信号が第１切替回路の第２スイッチ素子とア
ナログスイッチ回路の第４スイッチ素子を通して第２サ
ンプリング容量に印加され、サンプリングを行なう。こ
のとき、第１切替回路の第１スイッチ素子がオフである
ため、第１サンプリング容量に入力信号が印加されず、
第１サンプリング容量はホールド状態となる。第２サン
プリング容量のサンプリングモード終了時にアナログス
イッチ回路の第３と第４スイッチ素子を同時にオフにし
て、第２サンプリング容量のサンプリングタイミングを
制御することにより、第２サンプリング容量をホールド
状態にする。第１サンプリング容量と第２サンプリング
容量は、サンプリングモードの終了時にホールド電圧を
出力するために、第２スイッチ素子のオン、オフ制御を
行なう制御信号ФＢと第３と第４スイッチ素子のオン、
オフ制御を行なう制御信号ФＳとの論理積ФＢ・ФＳと
等しい制御信号ФＡＢにより第２切替回路の第５スイッ
チ素子がオン、オフ制御され、オン時に第１サンプリン
グ容量のホールド電圧を出力する。また、第１スイッチ
素子のオン、オフ制御信号ФＡと制御信号ФＳとの論理
積ФＡ・ФＳと等しい制御信号ФＢＢにより第２切替回
路の第６スイッチ素子がオン、オフ制御され、オン時に
第２サンプリング容量のホールド電圧を出力する。
ド時には、第１切替回路の第２スイッチ素子とアナログ
スイッチ回路の第３と第４スイッチ素子を同時にオンに
して、入力信号が第１切替回路の第２スイッチ素子とア
ナログスイッチ回路の第４スイッチ素子を通して第２サ
ンプリング容量に印加され、サンプリングを行なう。こ
のとき、第１切替回路の第１スイッチ素子がオフである
ため、第１サンプリング容量に入力信号が印加されず、
第１サンプリング容量はホールド状態となる。第２サン
プリング容量のサンプリングモード終了時にアナログス
イッチ回路の第３と第４スイッチ素子を同時にオフにし
て、第２サンプリング容量のサンプリングタイミングを
制御することにより、第２サンプリング容量をホールド
状態にする。第１サンプリング容量と第２サンプリング
容量は、サンプリングモードの終了時にホールド電圧を
出力するために、第２スイッチ素子のオン、オフ制御を
行なう制御信号ФＢと第３と第４スイッチ素子のオン、
オフ制御を行なう制御信号ФＳとの論理積ФＢ・ФＳと
等しい制御信号ФＡＢにより第２切替回路の第５スイッ
チ素子がオン、オフ制御され、オン時に第１サンプリン
グ容量のホールド電圧を出力する。また、第１スイッチ
素子のオン、オフ制御信号ФＡと制御信号ФＳとの論理
積ФＡ・ФＳと等しい制御信号ФＢＢにより第２切替回
路の第６スイッチ素子がオン、オフ制御され、オン時に
第２サンプリング容量のホールド電圧を出力する。
【００２０】したがって、この発明では、ダブルサンプ
リング時におけるサンプリング終了タイミングのタイミ
ング誤差時間をなくし、高精度にすることができる。
リング時におけるサンプリング終了タイミングのタイミ
ング誤差時間をなくし、高精度にすることができる。
【００２１】
【発明の実施の形態】以下、この発明によるサンプル・
ホールド回路の実施の形態について図面を参照して説明
する。図１はこの発明による第１実施の形態の構成を示
す回路図である。この第１実施の形態では、第１切替回
路１００と、第２切替回路２００と、アナログスイッチ
回路３００と、第１サンプリング容量２１と、第２サン
プリング容量２２とから構成されている。第１切替回路
１００は、スイッチ素子としての第１ＮＭＯＳトランジ
スタ１１、第２ＮＭＯＳトランジスタ１２から構成され
ている。
ホールド回路の実施の形態について図面を参照して説明
する。図１はこの発明による第１実施の形態の構成を示
す回路図である。この第１実施の形態では、第１切替回
路１００と、第２切替回路２００と、アナログスイッチ
回路３００と、第１サンプリング容量２１と、第２サン
プリング容量２２とから構成されている。第１切替回路
１００は、スイッチ素子としての第１ＮＭＯＳトランジ
スタ１１、第２ＮＭＯＳトランジスタ１２から構成され
ている。
【００２２】第１ＮＭＯＳトランジスタ１１、第２ＮＭ
ＯＳトランジスタ１２のソースは共通にして、信号入力
端子Ｖｉｎに接続されており、この信号入力端子Ｖｉｎ
には、入力信号として、基本信号ＣＬＫが印加されるよ
うになっている。第１ＮＭＯＳトランジスタ１１のゲー
トには、制御信号ФＡが印加されるようになっている。
同様にして、第２ＮＭＯＳトランジスタ１２のゲートに
は、制御信号φＢが印加されるようになっている。制御
信号ФＡと制御信号ФＢは互いに逆相関係にある。
ＯＳトランジスタ１２のソースは共通にして、信号入力
端子Ｖｉｎに接続されており、この信号入力端子Ｖｉｎ
には、入力信号として、基本信号ＣＬＫが印加されるよ
うになっている。第１ＮＭＯＳトランジスタ１１のゲー
トには、制御信号ФＡが印加されるようになっている。
同様にして、第２ＮＭＯＳトランジスタ１２のゲートに
は、制御信号φＢが印加されるようになっている。制御
信号ФＡと制御信号ФＢは互いに逆相関係にある。
【００２３】第１ＮＭＯＳトランジスタ１１、第２ＮＭ
ＯＳトランジスタ１２のドレインはそれぞれアナログス
イッチ回路３００を構成する第３ＮＭＯＳトランジスタ
１５、第４ＮＭＯＳトランジスタ１６の各ソースに直結
している。これらの第３ＮＭＯＳトランジスタ１５、第
４ＮＭＯＳトランジスタ１６もそれぞれスイッチ素子と
して使用されている。第３ＮＭＯＳトランジスタ１５、
第４ＮＭＯＳトランジスタ１６のゲートは共通にして制
御信号ФＳが制御信号出力バッファ３３を介して印加さ
れるようになっている。
ＯＳトランジスタ１２のドレインはそれぞれアナログス
イッチ回路３００を構成する第３ＮＭＯＳトランジスタ
１５、第４ＮＭＯＳトランジスタ１６の各ソースに直結
している。これらの第３ＮＭＯＳトランジスタ１５、第
４ＮＭＯＳトランジスタ１６もそれぞれスイッチ素子と
して使用されている。第３ＮＭＯＳトランジスタ１５、
第４ＮＭＯＳトランジスタ１６のゲートは共通にして制
御信号ФＳが制御信号出力バッファ３３を介して印加さ
れるようになっている。
【００２４】アナログスイッチ回路３００の第３ＮＭＯ
Ｓトランジスタ１５のドレインは第２切替回路２００の
第５ＮＭＯＳトランジスタ１３のソースに直結されてい
る。同様にして、アナログスイッチ回路３００の第４Ｎ
ＭＯＳトランジスタ１６のドレインは第２切替回路２０
０の第６ＮＭＯＳトランジスタ１４のソースに直結され
ている。この第２切替回路２００の第５ＮＭＯＳトラン
ジスタ１３と第６ＮＭＯＳトランジスタ１４もそれぞれ
スイッチ素子として使用されている。
Ｓトランジスタ１５のドレインは第２切替回路２００の
第５ＮＭＯＳトランジスタ１３のソースに直結されてい
る。同様にして、アナログスイッチ回路３００の第４Ｎ
ＭＯＳトランジスタ１６のドレインは第２切替回路２０
０の第６ＮＭＯＳトランジスタ１４のソースに直結され
ている。この第２切替回路２００の第５ＮＭＯＳトラン
ジスタ１３と第６ＮＭＯＳトランジスタ１４もそれぞれ
スイッチ素子として使用されている。
【００２５】第５ＮＭＯＳトランジスタ１３と第６ＮＭ
ＯＳトランジスタ１４のドレインは共通にして出力信号
端子Ｖｏｕｔに接続されている。第５ＮＭＯＳトランジ
スタ１３のゲートには、制御信号ФＡＢが印加されるよ
うになっている。第６ＮＭＯＳトランジスタ１４のゲー
トには、制御信号ФＢＢが印加されるようになってい
る。
ＯＳトランジスタ１４のドレインは共通にして出力信号
端子Ｖｏｕｔに接続されている。第５ＮＭＯＳトランジ
スタ１３のゲートには、制御信号ФＡＢが印加されるよ
うになっている。第６ＮＭＯＳトランジスタ１４のゲー
トには、制御信号ФＢＢが印加されるようになってい
る。
【００２６】さらに、前記アナログスイッチ回路３００
の第３ＮＭＯＳトランジスタ１５のドレインと第２切替
回路２００の第５ＮＭＯＳトランジスタ１３のソースと
の接続点には、第１サンプリング容量２１（図１でＣＨ
１の符号も追記されている）の一方の電極に接続されて
いる。この第１サンプリング容量２１の他方の電極は接
地されている。アナログスイッチ回路３００の第４ＮＭ
ＯＳトランジスタ１６のドレインと第２切替回路２００
の第６ＮＭＯＳトランジスタ１４のソースとの接続点に
は、第２サンプリング容量２２（図１でＣＨ２の符号も
追記されている）の一方の電極に接続されている。この
第２サンプリング容量２２の他方の電極は接地されてい
る。
の第３ＮＭＯＳトランジスタ１５のドレインと第２切替
回路２００の第５ＮＭＯＳトランジスタ１３のソースと
の接続点には、第１サンプリング容量２１（図１でＣＨ
１の符号も追記されている）の一方の電極に接続されて
いる。この第１サンプリング容量２１の他方の電極は接
地されている。アナログスイッチ回路３００の第４ＮＭ
ＯＳトランジスタ１６のドレインと第２切替回路２００
の第６ＮＭＯＳトランジスタ１４のソースとの接続点に
は、第２サンプリング容量２２（図１でＣＨ２の符号も
追記されている）の一方の電極に接続されている。この
第２サンプリング容量２２の他方の電極は接地されてい
る。
【００２７】このようにして、第１実施の形態では、ダ
ブルサンプリング型サンプル・ホールド回路を構成して
おり、入力信号端子Ｖｉｎと第１サンプリング容量２
１、第２サンプリング容量２２との間に第１切換回路１
００と、この第１切換回路１００の２つの出力信号端
子、すなわち、第１ＮＭＯＳトランジスタ１１のドレイ
ンと、第２ＮＭＯＳトランジスタ１２のドレインをアナ
ログ・スイッチ回路３００に直列に接続し、第１サンプ
リング容量２１、第２サンプリング容量２２のサンプリ
ング・タイミングをアナログ・スイッチ回路３００の第
３ＮＭＯＳトランジスタ１５、第４ＮＭＯＳトランジス
タ１６に共通の１つの制御信号で生成することにより、
複数の制御信号を用いて構成した場合のサンプリング・
ジッタを低減するようにしている。
ブルサンプリング型サンプル・ホールド回路を構成して
おり、入力信号端子Ｖｉｎと第１サンプリング容量２
１、第２サンプリング容量２２との間に第１切換回路１
００と、この第１切換回路１００の２つの出力信号端
子、すなわち、第１ＮＭＯＳトランジスタ１１のドレイ
ンと、第２ＮＭＯＳトランジスタ１２のドレインをアナ
ログ・スイッチ回路３００に直列に接続し、第１サンプ
リング容量２１、第２サンプリング容量２２のサンプリ
ング・タイミングをアナログ・スイッチ回路３００の第
３ＮＭＯＳトランジスタ１５、第４ＮＭＯＳトランジス
タ１６に共通の１つの制御信号で生成することにより、
複数の制御信号を用いて構成した場合のサンプリング・
ジッタを低減するようにしている。
【００２８】次に、以上のように構成された第１実施の
形態の動作について説明する。まず、概略的動作説明を
する。第１サンプリング容量２１がサンプリング・モー
ドの期間では、入力信号端子Ｖｉｎと第１サンプリング
容量２１との間に直列に接続される第１切替回路１００
の第１ＮＭＯＳトランジスタ１１とアナログ・スイッチ
回路３００の第３ＮＭＯＳトランジスタ１５は両方とも
オン状態である。これにより、入力信号端子Ｖｉｎと第
１サンプリング容量２１の一方の電極は導通状態にな
る。
形態の動作について説明する。まず、概略的動作説明を
する。第１サンプリング容量２１がサンプリング・モー
ドの期間では、入力信号端子Ｖｉｎと第１サンプリング
容量２１との間に直列に接続される第１切替回路１００
の第１ＮＭＯＳトランジスタ１１とアナログ・スイッチ
回路３００の第３ＮＭＯＳトランジスタ１５は両方とも
オン状態である。これにより、入力信号端子Ｖｉｎと第
１サンプリング容量２１の一方の電極は導通状態にな
る。
【００２９】このとき、入力信号端子Ｖｉｎと第２サン
プリング容量２２との間に直列に接続される第１切替回
路１００の第２ＮＭＯＳトランジスタ１２はオフ状態
で、アナログ・スイッチ回路３００の第４ＮＭＯＳトラ
ンジスタ１６はオン状態である。このため、第２サンプ
リング容量２２は、入力信号端子Ｖｉｎに接続されな
い。第１サンプリング容量２１のサンプリング・モード
の終了タイミング、すなわち、入力信号サンプリング・
タイミングは、アナログスイッチ回路３００の第３ＮＭ
ＯＳトランジスタ１５のゲート電極を制御する制御信号
ΦＳの立ち下がりで決定される。
プリング容量２２との間に直列に接続される第１切替回
路１００の第２ＮＭＯＳトランジスタ１２はオフ状態
で、アナログ・スイッチ回路３００の第４ＮＭＯＳトラ
ンジスタ１６はオン状態である。このため、第２サンプ
リング容量２２は、入力信号端子Ｖｉｎに接続されな
い。第１サンプリング容量２１のサンプリング・モード
の終了タイミング、すなわち、入力信号サンプリング・
タイミングは、アナログスイッチ回路３００の第３ＮＭ
ＯＳトランジスタ１５のゲート電極を制御する制御信号
ΦＳの立ち下がりで決定される。
【００３０】同様に、第２サンプリング容量２２のサン
プリング・モードの終了タイミングでは、アナログスイ
ッチ回路３００の第４ＮＭＯＳトランジスタ１６のゲー
ト電極を制御する第３ＮＭＯＳトランジスタ１５と同一
の制御信号ΦＳの立ち下がりで決定される。このため、
この第１実施の形態におけるサンプリング・ジッタの主
原因は、制御信号出力バッファ３３の出力である制御信
号ΦＳのジッタとなるが、第１サンプリング容量２１、
第２サンプリング容量２２のサンプリング・タイミング
双方への影響度合いに差はない。
プリング・モードの終了タイミングでは、アナログスイ
ッチ回路３００の第４ＮＭＯＳトランジスタ１６のゲー
ト電極を制御する第３ＮＭＯＳトランジスタ１５と同一
の制御信号ΦＳの立ち下がりで決定される。このため、
この第１実施の形態におけるサンプリング・ジッタの主
原因は、制御信号出力バッファ３３の出力である制御信
号ΦＳのジッタとなるが、第１サンプリング容量２１、
第２サンプリング容量２２のサンプリング・タイミング
双方への影響度合いに差はない。
【００３１】これに対し、複数の制御信号を用いた場合
は、サンプリング・ジッタは互いに独立となるので、精
度劣化が甚だしい。この点、この第１実施の形態では、
上記理由によりサンプリング・ジッタによる劣化に対し
て優れることは明らかである。
は、サンプリング・ジッタは互いに独立となるので、精
度劣化が甚だしい。この点、この第１実施の形態では、
上記理由によりサンプリング・ジッタによる劣化に対し
て優れることは明らかである。
【００３２】次に、図２のタイミングチャートを参照し
てこの第１実施の形態の詳細な動作説明を行なう。アナ
ログスイッチ回路３００の第３ＮＭＯＳトランジスタ１
５、第４ＮＭＯＳトランジスタ１６のゲートには、制御
信号出力バッファ３３を通してサンプリング終了タイミ
ングを決定する制御信号ΦＳ｛図２（ｄ）｝が印加され
る。この制御信号ΦＳはサンプリング終了タイミングを
決定する制御信号であり、制御信号ΦＳの「Ｈ」レベル
がアナログスイッチ回路３００の第３ＮＭＯＳトランジ
スタ１５、第４ＮＭＯＳトランジスタ１６のゲートに印
加されている間、第３ＮＭＯＳトランジスタ１５、第４
ＮＭＯＳトランジスタ１６がオン状態になっている。
てこの第１実施の形態の詳細な動作説明を行なう。アナ
ログスイッチ回路３００の第３ＮＭＯＳトランジスタ１
５、第４ＮＭＯＳトランジスタ１６のゲートには、制御
信号出力バッファ３３を通してサンプリング終了タイミ
ングを決定する制御信号ΦＳ｛図２（ｄ）｝が印加され
る。この制御信号ΦＳはサンプリング終了タイミングを
決定する制御信号であり、制御信号ΦＳの「Ｈ」レベル
がアナログスイッチ回路３００の第３ＮＭＯＳトランジ
スタ１５、第４ＮＭＯＳトランジスタ１６のゲートに印
加されている間、第３ＮＭＯＳトランジスタ１５、第４
ＮＭＯＳトランジスタ１６がオン状態になっている。
【００３３】制御信号ΦＳは、制御信号ΦＡの「Ｈ」期
間が終了する前に、「Ｌ」レベルになるようにしてい
る。制御信号ΦＳが「Ｌ」レベルになると、第３ＮＭＯ
Ｓトランジスタ１５、第４ＮＭＯＳトランジスタ１６が
オフになる。また、図２（ｂ）に示すこの制御信号ΦＡ
は第１切替回路１００の第１ＮＭＯＳトランジスタ１１
のゲートに加えられ、この制御信号ΦＡが「Ｈ」レベル
の間第１ＮＭＯＳトランジスタ１１がオン状態になって
いる。さらに、第１切替回路１００の第１ＮＯＳトラン
ジスタ１１、第２ＮＭＯＳトランジスタ１２のソースに
は、入力信号として、図２（ａ）に示すような基本信号
ＣＬＫが印加され、この基本信号ＣＬＫが第１切替回路
１００の第１ＮＭＯＳトランジスタ１１、アナログスイ
ッチ回路３００の第３ＮＭＯＳトランジスタ１５を通し
て第１サンプリング容量２１に印加される。
間が終了する前に、「Ｌ」レベルになるようにしてい
る。制御信号ΦＳが「Ｌ」レベルになると、第３ＮＭＯ
Ｓトランジスタ１５、第４ＮＭＯＳトランジスタ１６が
オフになる。また、図２（ｂ）に示すこの制御信号ΦＡ
は第１切替回路１００の第１ＮＭＯＳトランジスタ１１
のゲートに加えられ、この制御信号ΦＡが「Ｈ」レベル
の間第１ＮＭＯＳトランジスタ１１がオン状態になって
いる。さらに、第１切替回路１００の第１ＮＯＳトラン
ジスタ１１、第２ＮＭＯＳトランジスタ１２のソースに
は、入力信号として、図２（ａ）に示すような基本信号
ＣＬＫが印加され、この基本信号ＣＬＫが第１切替回路
１００の第１ＮＭＯＳトランジスタ１１、アナログスイ
ッチ回路３００の第３ＮＭＯＳトランジスタ１５を通し
て第１サンプリング容量２１に印加される。
【００３４】この第１サンプリング容量２１は、基本信
号ＣＬＫが印加されている間サンプリングされ、上記制
御信号ΦＳが「Ｌ」レベルになると、アナログスイッチ
回路３００の第３ＮＭＯＳトランジスタ１５がオフにな
ることにより、ホールド状態となる。このホールド状態
になるタイミングは、上記のように制御信号ΦＡが
「Ｌ」レベルになる直前である。アナログスイッチ回路
３００の第３ＮＭＯＳトランジスタ１５がオフになると
同時に、この制御信号ΦＳにより、アナログスイッチ回
路３００の第４ＮＭＯＳトランジスタ１６もオフにな
る。
号ＣＬＫが印加されている間サンプリングされ、上記制
御信号ΦＳが「Ｌ」レベルになると、アナログスイッチ
回路３００の第３ＮＭＯＳトランジスタ１５がオフにな
ることにより、ホールド状態となる。このホールド状態
になるタイミングは、上記のように制御信号ΦＡが
「Ｌ」レベルになる直前である。アナログスイッチ回路
３００の第３ＮＭＯＳトランジスタ１５がオフになると
同時に、この制御信号ΦＳにより、アナログスイッチ回
路３００の第４ＮＭＯＳトランジスタ１６もオフにな
る。
【００３５】アナログスイッチ回路３００の第４ＮＭＯ
Ｓトランジスタ１６がオフになった時刻では、図２
（ｃ）に示す制御信号ΦＢがまだ「Ｌ」レベルであり、
したがって第１切替回路１００の第２ＮＭＯＳトランジ
スタ１２はオフ状態のままである。この状態では、第１
サンプリング容量２１、第２サンプリング容量２２の両
方がホールド状態を維持し続け、制御信号ΦＳの影響を
受けない。図２（ｄ）に示す制御信号ΦＳは、図２
（ａ）に示す基本信号ＣＬＫの周期と同じ周期を持ち、
制御信号ΦＡのサンプリング状態と制御信号ΦＢのサン
プリング状態の両方においてサンプリング終了タイミン
グを制御することができる。
Ｓトランジスタ１６がオフになった時刻では、図２
（ｃ）に示す制御信号ΦＢがまだ「Ｌ」レベルであり、
したがって第１切替回路１００の第２ＮＭＯＳトランジ
スタ１２はオフ状態のままである。この状態では、第１
サンプリング容量２１、第２サンプリング容量２２の両
方がホールド状態を維持し続け、制御信号ΦＳの影響を
受けない。図２（ｄ）に示す制御信号ΦＳは、図２
（ａ）に示す基本信号ＣＬＫの周期と同じ周期を持ち、
制御信号ΦＡのサンプリング状態と制御信号ΦＢのサン
プリング状態の両方においてサンプリング終了タイミン
グを制御することができる。
【００３６】すなわち、第１ＮＭＯＳトランジスタ１１
と第３ＮＭＯＳトランジスタ１５を直列接続することに
よって得られる制御信号ΦＡと制御信号ΦＳとの論理積
（ＡＮＤ）が「Ｈ」レベルの期間で、図２（ｅ）に示す
ように、サンプリング状態Ｓ１，Ｓ３となる。また、こ
の論理積が「Ｌ」レベルの期間でホールド状態Ｈ０，Ｈ
２となる。この第１サンプリング容量２１のホールド期
間に、第２切替回路２００の第５ＮＭＯＳトランジスタ
１３のゲートに図２（ｆ）に示す制御信号ΦＡＢ（＝Φ
Ｂ・ΦＳ）を印加してその「Ｈ」レベルのときに、第５
ＮＭＯＳトランジスタ１３をオンにすることにより、第
１サンプリング容量２１のホールド電圧を読み出すこと
ができる。
と第３ＮＭＯＳトランジスタ１５を直列接続することに
よって得られる制御信号ΦＡと制御信号ΦＳとの論理積
（ＡＮＤ）が「Ｈ」レベルの期間で、図２（ｅ）に示す
ように、サンプリング状態Ｓ１，Ｓ３となる。また、こ
の論理積が「Ｌ」レベルの期間でホールド状態Ｈ０，Ｈ
２となる。この第１サンプリング容量２１のホールド期
間に、第２切替回路２００の第５ＮＭＯＳトランジスタ
１３のゲートに図２（ｆ）に示す制御信号ΦＡＢ（＝Φ
Ｂ・ΦＳ）を印加してその「Ｈ」レベルのときに、第５
ＮＭＯＳトランジスタ１３をオンにすることにより、第
１サンプリング容量２１のホールド電圧を読み出すこと
ができる。
【００３７】同様に、第１切替回路１００の第２ＮＭＯ
Ｓトランジスタ１とアナログスイッチ回路３００の第４
ＮＭＯＳトランジスタ１６を直列接続することによって
得られる制御信号ΦＢと制御信号ΦＳとの論理積（ＡＮ
Ｄ）が「Ｈ」レベルの期間で、図２（ｆ）に示すよう
に，第２サンプリング容量２２はサンプリング状態Ｓ
２，Ｓ４となる。また、制御信号ΦＢと制御信号ΦＳと
の論理積が「Ｌ」レベルの期間で第２サンプリング容量
２２はホールド状態Ｈ１，Ｈ３となる。この第２サンプ
リング容量２２がホールド状態において、第２切替回路
２００の第６ＮＭＯＳトランジスタ１４のゲートに図２
（ｅ）に示す制御信号ΦＢＢ（＝ΦＡ・ΦＳ）を印加
し、その「Ｈ」レベルのときに、第６ＮＭＯＳトランジ
スタ１４をオンにすることにより、第２サンプリング容
量２２の電圧を読み出すことができる。
Ｓトランジスタ１とアナログスイッチ回路３００の第４
ＮＭＯＳトランジスタ１６を直列接続することによって
得られる制御信号ΦＢと制御信号ΦＳとの論理積（ＡＮ
Ｄ）が「Ｈ」レベルの期間で、図２（ｆ）に示すよう
に，第２サンプリング容量２２はサンプリング状態Ｓ
２，Ｓ４となる。また、制御信号ΦＢと制御信号ΦＳと
の論理積が「Ｌ」レベルの期間で第２サンプリング容量
２２はホールド状態Ｈ１，Ｈ３となる。この第２サンプ
リング容量２２がホールド状態において、第２切替回路
２００の第６ＮＭＯＳトランジスタ１４のゲートに図２
（ｅ）に示す制御信号ΦＢＢ（＝ΦＡ・ΦＳ）を印加
し、その「Ｈ」レベルのときに、第６ＮＭＯＳトランジ
スタ１４をオンにすることにより、第２サンプリング容
量２２の電圧を読み出すことができる。
【００３８】ただし、実際には第１サンプリング容量２
１と第２サンプリング容量２２のホールド期間が、重な
らないように、第２切替回路２００の第５ＮＭＯＳトラ
ンジスタ１３と第６ＮＭＯＳトランジスタ１４の制御に
は、各々、論理回路（図示していない）により制御信号
ΦＡＢ（＝ΦＢ・ΦＳ）、制御信号ΦＢＢ（＝ΦＡ・Φ
Ｓ）を生成し、第２切替回路２００の切替制御を行な
う。したがって、全てのサンプリング状態のサンプリン
グ終了タイミングは、制御信号ΦＳの立ち下がりエッジ
タイミングにて制御されている。
１と第２サンプリング容量２２のホールド期間が、重な
らないように、第２切替回路２００の第５ＮＭＯＳトラ
ンジスタ１３と第６ＮＭＯＳトランジスタ１４の制御に
は、各々、論理回路（図示していない）により制御信号
ΦＡＢ（＝ΦＢ・ΦＳ）、制御信号ΦＢＢ（＝ΦＡ・Φ
Ｓ）を生成し、第２切替回路２００の切替制御を行な
う。したがって、全てのサンプリング状態のサンプリン
グ終了タイミングは、制御信号ΦＳの立ち下がりエッジ
タイミングにて制御されている。
【００３９】制御信号ΦＡと制御信号ΦＢとの間にタイ
ミング誤差Δｔが存在しても、サンプリング終了タイミ
ングは、制御信号ΦＡもしくは制御信号ΦＢによること
なく、制御信号ΦＳの立ち下がりエッジタイミング一つ
だけで決定され、さらに、制御信号ΦＳは１つの制御信
号出力バッファ３３で供給される。このことは、制御信
号ΦＡ，ΦＢのタイミング誤差Δｔが制御信号ΦＳの１
種のタイミング誤差に置換されることを意味し、ジッタ
性に優れた高精度サンプル・ホールド回路を実現でき
る。
ミング誤差Δｔが存在しても、サンプリング終了タイミ
ングは、制御信号ΦＡもしくは制御信号ΦＢによること
なく、制御信号ΦＳの立ち下がりエッジタイミング一つ
だけで決定され、さらに、制御信号ΦＳは１つの制御信
号出力バッファ３３で供給される。このことは、制御信
号ΦＡ，ΦＢのタイミング誤差Δｔが制御信号ΦＳの１
種のタイミング誤差に置換されることを意味し、ジッタ
性に優れた高精度サンプル・ホールド回路を実現でき
る。
【００４０】以上のように、第１実施の形態では、ダブ
ルサンプリング型サンプル・ホールド回路において、サ
ンプリング終了タイミングを一つの制御信号ΦＳにて制
御することによりサンプリング時おけるジッタの発生を
抑え、対ジッタ性に優れた高精度サンプル・ホールド回
路を提供することができる。また、ダブルサンプリング
型は、基本信号ＣＬＫ動作において１周期動作にてサン
プリング状態の時間を有することも特徴であり、高速に
サンプル・ホールド動作を行う上で有効な手法で、入力
信号周波数が高い信号を取り扱う場合には、サンプリン
グ時におけるジッタを低減でき、この第１実施の形態の
ダブルサンプリング型のサンプル・ホールド回路の効果
は著しい。
ルサンプリング型サンプル・ホールド回路において、サ
ンプリング終了タイミングを一つの制御信号ΦＳにて制
御することによりサンプリング時おけるジッタの発生を
抑え、対ジッタ性に優れた高精度サンプル・ホールド回
路を提供することができる。また、ダブルサンプリング
型は、基本信号ＣＬＫ動作において１周期動作にてサン
プリング状態の時間を有することも特徴であり、高速に
サンプル・ホールド動作を行う上で有効な手法で、入力
信号周波数が高い信号を取り扱う場合には、サンプリン
グ時におけるジッタを低減でき、この第１実施の形態の
ダブルサンプリング型のサンプル・ホールド回路の効果
は著しい。
【００４１】次に、この発明の第２実施の形態について
説明する。図３はこの第２実施の形態の構成を示す回路
図である。この第２実施の形態によるダブルサンプリン
グ型のサンプル・ホールド回路図の基本構成は図１と等
しいので、図１で示した第１実施の形態のサンプル・ホ
ールド回路に対して変更されている部分のみ説明する。
この図３を図１と比較しても明らかなように、図３で
は、アナログ・スイッチ回路３００にスイッチ素子とし
て、ＰチャネルＭＯＳ（以下、ＰＭＯＳという）トラン
ジスタ１５Ａと第３ＮＭＯＳトランジスタ１５の２つを
抱き合わて使用し、抱き合わされた片側のＰＭＯＳトラ
ンジスタ１５Ａの制御信号を、制御信号ΦＳの反転制御
信号ΦＳバーとして制御する。
説明する。図３はこの第２実施の形態の構成を示す回路
図である。この第２実施の形態によるダブルサンプリン
グ型のサンプル・ホールド回路図の基本構成は図１と等
しいので、図１で示した第１実施の形態のサンプル・ホ
ールド回路に対して変更されている部分のみ説明する。
この図３を図１と比較しても明らかなように、図３で
は、アナログ・スイッチ回路３００にスイッチ素子とし
て、ＰチャネルＭＯＳ（以下、ＰＭＯＳという）トラン
ジスタ１５Ａと第３ＮＭＯＳトランジスタ１５の２つを
抱き合わて使用し、抱き合わされた片側のＰＭＯＳトラ
ンジスタ１５Ａの制御信号を、制御信号ΦＳの反転制御
信号ΦＳバーとして制御する。
【００４２】制御信号ΦＳからの反転制御信号ΦＳバー
を取り出すために、インバータ回路４０を設け、制御信
号ΦＳの反転制御信号ΦＳバーは、アナログ・スイッチ
回路３００での片側のＰＭＯＳトランジスタ１５Ａの制
御信号として、このＰＭＯＳトランジスタ１５Ａのゲー
トに接続される。このように、アナログ・スイッチ回路
３００に双方向ＭＯＳトランジスタ回路を設けること
で、アナログ・スイッチ回路３００のオン抵抗を低減
し、セトリング速度を速める。また、他の第１切換回路
１００、第２切替回路２００にも同様の回路構成と駆動
方法が用いられ、高速で高精度のダブルサンプリング型
サンプル・ホールド回路を提供する。
を取り出すために、インバータ回路４０を設け、制御信
号ΦＳの反転制御信号ΦＳバーは、アナログ・スイッチ
回路３００での片側のＰＭＯＳトランジスタ１５Ａの制
御信号として、このＰＭＯＳトランジスタ１５Ａのゲー
トに接続される。このように、アナログ・スイッチ回路
３００に双方向ＭＯＳトランジスタ回路を設けること
で、アナログ・スイッチ回路３００のオン抵抗を低減
し、セトリング速度を速める。また、他の第１切換回路
１００、第２切替回路２００にも同様の回路構成と駆動
方法が用いられ、高速で高精度のダブルサンプリング型
サンプル・ホールド回路を提供する。
【００４３】すなわち、アナログスイッチ回路３００に
おける第４ＮＭＯＳトランジスタ１６のソースとＰＭＯ
Ｓトランジスタ１６Ａのソース同士を接続するととも
に、第４ＮＭＯＳトランジスタ１６のドレインとＰＭＯ
Ｓトランジスタ１６Ａのドレイン同士を接続する。ＰＭ
ＯＳトランジスタ１６Ａのゲートには、制御信号ＰＭＯ
Ｓトランジスタ１５Ａのゲートに印加する反転制御信号
ΦＳバーと同じ反転制御信号ΦＳバーが印加される。
おける第４ＮＭＯＳトランジスタ１６のソースとＰＭＯ
Ｓトランジスタ１６Ａのソース同士を接続するととも
に、第４ＮＭＯＳトランジスタ１６のドレインとＰＭＯ
Ｓトランジスタ１６Ａのドレイン同士を接続する。ＰＭ
ＯＳトランジスタ１６Ａのゲートには、制御信号ＰＭＯ
Ｓトランジスタ１５Ａのゲートに印加する反転制御信号
ΦＳバーと同じ反転制御信号ΦＳバーが印加される。
【００４４】第１切替回路１００における第１ＮＭＯＳ
トランジスタ１１のソースとＰＭＯＳトランジスタ１１
Ａのソース同士、ドレイン同士をそれぞれ接続し、ＰＭ
ＯＳトランジスタ１１Ａのゲートに制御信号ΦＡの反転
した反転制御信号ΦＡバーを印加するようにしている。
同様に、第１第１切替回路１００における第２ＮＭＯＳ
トランジスタ１２のソースとＰＭＯＳトランジスタ１２
Ａのソース同士、ドレイン同士を接続し、ＰＭＯＳトラ
ンジスタ１２Ａのゲートには、第２ＮＭＯＳトランジス
タ１２のゲートに印加する制御信号ΦＢの反転した反転
制御信号ΦＢバーが印可されるようにしている。
トランジスタ１１のソースとＰＭＯＳトランジスタ１１
Ａのソース同士、ドレイン同士をそれぞれ接続し、ＰＭ
ＯＳトランジスタ１１Ａのゲートに制御信号ΦＡの反転
した反転制御信号ΦＡバーを印加するようにしている。
同様に、第１第１切替回路１００における第２ＮＭＯＳ
トランジスタ１２のソースとＰＭＯＳトランジスタ１２
Ａのソース同士、ドレイン同士を接続し、ＰＭＯＳトラ
ンジスタ１２Ａのゲートには、第２ＮＭＯＳトランジス
タ１２のゲートに印加する制御信号ΦＢの反転した反転
制御信号ΦＢバーが印可されるようにしている。
【００４５】第２切替回路２００においても、まったく
同様にして第５ＮＭＯＳトランジスタ１３のソースとＰ
ＭＯＳトランジスタ１３Ａのソース同士、第５ＮＭＯＳ
トランジスタ１３のドレインとＰＭＯＳトランジスタ１
３Ａのドレイン同士をそれぞれ接続し、ＰＭＯＳトラン
ジスタ１３Ａのゲートには、第５ＮＭＯＳトランジスタ
１３のゲートに印可する制御信号ΦＡＢの反転した反転
制御信号ΦＡＢバーが印加されるようにしている。第２
切替回路２００の第６ＮＭＯＳトランジスタ１４のソー
スとＰＭＯＳトランジスタ１４Ａのソース同士を接続
し、第６ＮＭＯＳトランジスタ１４のドレインとＰＭＯ
Ｓトランジスタ１４Ａのドレイン同士を接続している。
ＰＭＯＳトランジスタ１４Ａのゲートには、第６ＮＭＯ
Ｓトランジスタ１４のゲートに印加する制御信号ΦＢＢ
の反転した反転制御信号ΦＢＢバーが印加されるように
している。
同様にして第５ＮＭＯＳトランジスタ１３のソースとＰ
ＭＯＳトランジスタ１３Ａのソース同士、第５ＮＭＯＳ
トランジスタ１３のドレインとＰＭＯＳトランジスタ１
３Ａのドレイン同士をそれぞれ接続し、ＰＭＯＳトラン
ジスタ１３Ａのゲートには、第５ＮＭＯＳトランジスタ
１３のゲートに印可する制御信号ΦＡＢの反転した反転
制御信号ΦＡＢバーが印加されるようにしている。第２
切替回路２００の第６ＮＭＯＳトランジスタ１４のソー
スとＰＭＯＳトランジスタ１４Ａのソース同士を接続
し、第６ＮＭＯＳトランジスタ１４のドレインとＰＭＯ
Ｓトランジスタ１４Ａのドレイン同士を接続している。
ＰＭＯＳトランジスタ１４Ａのゲートには、第６ＮＭＯ
Ｓトランジスタ１４のゲートに印加する制御信号ΦＢＢ
の反転した反転制御信号ΦＢＢバーが印加されるように
している。
【００４６】このように、各ＮＭＯＳトランジスタにＰ
ＭＯＳトランジスタを抱き合せるように、換言すれば、
各ＮＭＯＳトランジスタに並列にＰＭＯＳトランジスタ
を接続し、各ＮＭＯＳトランジスタのゲートに印加する
制御信号の反転制御信号をＰＭＯＳトランジスタゲート
に印加するようにし、高速で高精度のダブルサンプリン
グ型サンプル・ホールド回路が得られる。なお、上記各
実施の形態では、スイッチ素子として第１〜第６ＮＭＯ
Ｓトランジスタ１１〜１６、ＰＭＯＳトランジスタ１１
Ａ〜１６Ａを用いた場合を例示しているが、他の半導体
スイッチ素子を使用してもよいことは自明である。
ＭＯＳトランジスタを抱き合せるように、換言すれば、
各ＮＭＯＳトランジスタに並列にＰＭＯＳトランジスタ
を接続し、各ＮＭＯＳトランジスタのゲートに印加する
制御信号の反転制御信号をＰＭＯＳトランジスタゲート
に印加するようにし、高速で高精度のダブルサンプリン
グ型サンプル・ホールド回路が得られる。なお、上記各
実施の形態では、スイッチ素子として第１〜第６ＮＭＯ
Ｓトランジスタ１１〜１６、ＰＭＯＳトランジスタ１１
Ａ〜１６Ａを用いた場合を例示しているが、他の半導体
スイッチ素子を使用してもよいことは自明である。
【００４７】
【発明の効果】以上のように、この発明によれば、入力
信号端子と２つのサンプリング容量との間に、第１切替
回路とアナログスイッチ回路を直列に接続し、２つのサ
ンプリング容量のサンプリング終了タイミングを１つの
制御信号で制御するようにしたので、サンプリング時に
おけるジッタの発生を抑制することができ、対ジッタ性
に優れ、高精度のサンプルホールド回路を提供すること
ができる。また、基本信号動作において１周期動作でサ
ンプリング状態の時間を有し、入力信号周波数が高い場
合に、サンプリング時におけるジッタを低減することが
できる。
信号端子と２つのサンプリング容量との間に、第１切替
回路とアナログスイッチ回路を直列に接続し、２つのサ
ンプリング容量のサンプリング終了タイミングを１つの
制御信号で制御するようにしたので、サンプリング時に
おけるジッタの発生を抑制することができ、対ジッタ性
に優れ、高精度のサンプルホールド回路を提供すること
ができる。また、基本信号動作において１周期動作でサ
ンプリング状態の時間を有し、入力信号周波数が高い場
合に、サンプリング時におけるジッタを低減することが
できる。
【図１】この発明に係わるサンプル・ホールド回路の第
１実施の形態の構成を示す回路図である。
１実施の形態の構成を示す回路図である。
【図２】図１のサンプル・ホールド回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図３】この発明に係わるサンプル・ホールド回路の第
２実施の形態の構成を示す回路図である。
２実施の形態の構成を示す回路図である。
【図４】従来のダブルサンプリング型サンプル・ホール
ド回路の構成を示す回路図である。
ド回路の構成を示す回路図である。
【図５】図４のダブルサンプリング型サンプル・ホール
ド回路の動作を説明するためのタイミングチャートであ
る。
ド回路の動作を説明するためのタイミングチャートであ
る。
【図６】図４のダブルサンプリング型サンプル・ホール
ド回路におけるサンプリング終了タイミングとサンプリ
ング電圧の関係を説明するための説明図である。
ド回路におけるサンプリング終了タイミングとサンプリ
ング電圧の関係を説明するための説明図である。
【図７】図４のダブルサンプリング型サンプル・ホール
ド回路のホールド状態におけるホールド電圧を説明する
ための説明図である。
ド回路のホールド状態におけるホールド電圧を説明する
ための説明図である。
１１……第１ＮＭＯＳトランジスタ、１１Ａ〜１６Ａ…
…ＰＭＯＳトランジスタ、１２……第２ＮＭＯＳトラン
ジスタ、１３……第５ＮＭＯＳトランジスタ、１４……
第６ＮＭＯＳトランジスタ、１５……第３ＮＭＯＳトラ
ンジスタ、１６……第４ＮＭＯＳトランジスタ、２１…
…第１サンプリング容量、２２……第２サンプリング容
量、３３……制御信号出力バッファ、４０……インバー
タ、１００……第１切替回路、２００……第２切替回
路、３００……アナログスイッチ。
…ＰＭＯＳトランジスタ、１２……第２ＮＭＯＳトラン
ジスタ、１３……第５ＮＭＯＳトランジスタ、１４……
第６ＮＭＯＳトランジスタ、１５……第３ＮＭＯＳトラ
ンジスタ、１６……第４ＮＭＯＳトランジスタ、２１…
…第１サンプリング容量、２２……第２サンプリング容
量、３３……制御信号出力バッファ、４０……インバー
タ、１００……第１切替回路、２００……第２切替回
路、３００……アナログスイッチ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/02 H03M 1/12 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (4)
- 【請求項１】 第１サンプリング容量のサンプリングモ
ード時に第１スイッチ素子がオン、第２スイッチ素子が
オフとなり、かつ第２サンプリング容量のサンプリング
モード時に前記第１スイッチ素子がオフとなり、前記第
２スイッチ素子がオンとなる第１切替回路と、 前記第１サンプリング容量および前記第２サンプリング
容量と前記第１切替回路との間に接続され、前記第１サ
ンプリング容量および第２サンプリング容量のサンプリ
ングモード時にそれぞれ第３スイッチ素子と第４スイッ
チ素子が共通の制御信号によりオンとなり、かつ前記第
１サンプリング容量と第２サンプリング容量がサンプリ
ングモード終了前にオフとなって前記第１サンプリング
容量と前記第２サンプリング容量のサンプリングタイミ
ングを制御するアナログスイッチ回路と、前記第２スイッチ素子のオン、オフ制御を行なう制御信
号ФＢと前記第３と第４スイッチ素子のオン、オフ制御
を行なう制御信号ФＳとの論理積ФＢ・ФＳと等しい制
御信号ФＡＢによりオン、オフ制御され、オン時に前記
第１サンプリング容量のホールド電圧を出力する第５ス
イッチ素子と、前記第１スイッチ素子のオン、オフ制御
信号ФＡと前記制御信号ФＳとの論理積ФＡ・ФＳと等
しい制御信号ФＢＢによりオン、オフ制御され、オン時
に前記第２サンプリング容量のホールド電圧を出力する
第６スイッチ素子とから構成される第２切替回路と、 を備えることを特徴とするサンプル・ホールド回路。 - 【請求項２】 前記アナログスイッチ回路は、Ｎチャネ
ルＭＯＳトランジスタによる第３スイッチ素子に並列に
接続された第１ＰチャネルＭＯＳトランジスタと、 ＮチャネルＭＯＳトランジスタによる第４スイッチ素子
に並列に接続された第２ＰチャネルＭＯＳトランジスタ
と、 前記第１ＰチャネルＭＯＳトランジスタと前記第２Ｐチ
ャネルＭＯＳトランジスタに同時に前記第３および第４
スイッチ素子に印加する制御信号の反転制御信号を供給
するためのインバータと、 を備えることを特徴とする請求項１記載のサンプル・ホ
ールド回路。 - 【請求項３】 前記第１切替回路は、ＮチャネルＭＯＳ
トランジスタによる前記第１スイッチ素子に並列に接続
され、この第１スイッチ素子のオン、オフ制御を行なう
制御信号の反転制御信号によりオン、オフ制御される第
３ＰチャネルＭＯＳトランジスタと、 ＮチャネルＭＯＳトランジスタによる前記第２スイッチ
素子に並列に接続され、この第２スイッチ素子のオン、
オフ制御を行なう制御信号の反転制御信号によりオン、
オフ制御される第４ＰチャネルＭＯＳトランジスタと、 を備えることを特徴とする請求項１記載のサンプル・ホ
ールド回路。 - 【請求項４】 前記第２切替回路は、ＮチャネルＭＯＳ
トランジスタによる前記第５スイッチ素子に並列に接続
され、この第５スイッチ素子のオン、オフ制御を行なう
制御信号の反転制御信号によりオン、オフ制御される第
３ＰチャネルＭＯＳトランジスタと、 ＮチャネルＭＯＳトランジスタによる前記第６スイッチ
素子に並列に接続され、この第６スイッチ素子のオン、
オフ制御を行なう制御信号の反転制御信号によりオン、
オフ制御される第６ＰチャネルＭＯＳトランジスタと、 を備えることを特徴とする請求項１記載のサンプル・ホ
ールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20069798A JP3201597B2 (ja) | 1998-07-15 | 1998-07-15 | サンプル・ホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20069798A JP3201597B2 (ja) | 1998-07-15 | 1998-07-15 | サンプル・ホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000030482A JP2000030482A (ja) | 2000-01-28 |
| JP3201597B2 true JP3201597B2 (ja) | 2001-08-20 |
Family
ID=16428742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20069798A Expired - Fee Related JP3201597B2 (ja) | 1998-07-15 | 1998-07-15 | サンプル・ホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201597B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008032552A1 (ja) * | 2006-09-12 | 2010-01-21 | パイオニア株式会社 | スイッチング回路、画素駆動回路およびサンプルホールド回路 |
-
1998
- 1998-07-15 JP JP20069798A patent/JP3201597B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000030482A (ja) | 2000-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |