JPH0792482B2 - 半導体センサ - Google Patents
半導体センサInfo
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- JPH0792482B2 JPH0792482B2 JP4037317A JP3731792A JPH0792482B2 JP H0792482 B2 JPH0792482 B2 JP H0792482B2 JP 4037317 A JP4037317 A JP 4037317A JP 3731792 A JP3731792 A JP 3731792A JP H0792482 B2 JPH0792482 B2 JP H0792482B2
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- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳインバータを
用いたＡ／Ｄ変換回路付き半導体センサに関し、特にＡ
／Ｄ変換動作の始点設定を行う動作始点設定部を同一基
板上に形成した半導体センサに関する。
用いたＡ／Ｄ変換回路付き半導体センサに関し、特にＡ
／Ｄ変換動作の始点設定を行う動作始点設定部を同一基
板上に形成した半導体センサに関する。
【０００２】
【従来の技術】光電変換素子等の半導体センサを用いる
システム、例えば計測制御システムでは、センサの小型
化、低消費電力化が著しく進展し、最近では同一基板上
にセンサ本体のみならず、その周辺回路までも搭載した
モジュールが出現している。更には、この種のモジュー
ルを小型化して機能の向上と低コスト化を図る共に、コ
ンピュータへの接続を容易にするため、直接デジタル出
力の得られるＡ／Ｄ変換機能付きのセンサも開発されて
いる。
システム、例えば計測制御システムでは、センサの小型
化、低消費電力化が著しく進展し、最近では同一基板上
にセンサ本体のみならず、その周辺回路までも搭載した
モジュールが出現している。更には、この種のモジュー
ルを小型化して機能の向上と低コスト化を図る共に、コ
ンピュータへの接続を容易にするため、直接デジタル出
力の得られるＡ／Ｄ変換機能付きのセンサも開発されて
いる。
【０００３】上述したデジタル出力型のセンサに既存の
Ａ／Ｄ変換器構成を採用すると小型化が難しいため、論
理しきい値の異なる複数のＣＭＯＳインバータを用いる
簡易なＡ／Ｄ変換器構成が提案されている（例えば、特
願平２−２８４６８１号参照）。このＡ／Ｄ変換器は回
路構成が簡単である反面、入出力関係の零点に相当する
動作始点を調整する回路が必要である。
Ａ／Ｄ変換器構成を採用すると小型化が難しいため、論
理しきい値の異なる複数のＣＭＯＳインバータを用いる
簡易なＡ／Ｄ変換器構成が提案されている（例えば、特
願平２−２８４６８１号参照）。このＡ／Ｄ変換器は回
路構成が簡単である反面、入出力関係の零点に相当する
動作始点を調整する回路が必要である。
【０００４】
【発明が解決しようとする課題】一般的なＡ／Ｄ変換回
路では動作始点調整回路をセンサチップの外部に外付け
で付加しているが、このようにすると部品点数が増え、
しかも微妙な動作始点設定を正確に行えない欠点があ
る。本発明は、このような点を改善し、ＣＭＯＳインバ
ータを用いた簡易なＡ／Ｄ変換回路付き半導体センサの
動作始点を正確に設定することができ、しかも全体を１
チップに集積化できるようにすることを目的としてい
る。
路では動作始点調整回路をセンサチップの外部に外付け
で付加しているが、このようにすると部品点数が増え、
しかも微妙な動作始点設定を正確に行えない欠点があ
る。本発明は、このような点を改善し、ＣＭＯＳインバ
ータを用いた簡易なＡ／Ｄ変換回路付き半導体センサの
動作始点を正確に設定することができ、しかも全体を１
チップに集積化できるようにすることを目的としてい
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
本発明では、外部変化に応動するセンサ部と、このセン
サ部の出力に論理しきい値を異ならせた複数のＣＭＯＳ
インバータの入力端子を共通に接続して構成されて前記
センサ部の出力をディジタル値に変換するＡ／Ｄ変換回
路と、論理しきい値が前記Ａ／Ｄ変換回路を構成する複
数のＣＭＯＳインバータの論理しきい値の最小値より低
い値に設定され、且つ入出力端子が短絡された負荷ＣＭ
ＯＳインバータにより構成されて、その出力により前記
Ａ／Ｄ変換回路の動作始点を設定する前記センサ部とは
独立して形成された動作始点設定部とを備え、前記セン
サ部、Ａ／Ｄ変換回路、動作始点設定部を同一半導体基
板上に形成してなることを特徴としている。
本発明では、外部変化に応動するセンサ部と、このセン
サ部の出力に論理しきい値を異ならせた複数のＣＭＯＳ
インバータの入力端子を共通に接続して構成されて前記
センサ部の出力をディジタル値に変換するＡ／Ｄ変換回
路と、論理しきい値が前記Ａ／Ｄ変換回路を構成する複
数のＣＭＯＳインバータの論理しきい値の最小値より低
い値に設定され、且つ入出力端子が短絡された負荷ＣＭ
ＯＳインバータにより構成されて、その出力により前記
Ａ／Ｄ変換回路の動作始点を設定する前記センサ部とは
独立して形成された動作始点設定部とを備え、前記セン
サ部、Ａ／Ｄ変換回路、動作始点設定部を同一半導体基
板上に形成してなることを特徴としている。
【０００６】
【作用】Ａ／Ｄ変換回路付きセンサと同一半導体基板上
に形成された動作始点設定部は、Ａ／Ｄ変換回路と同一
プロセスで形成され、且つ極めて近い位置に形成される
ため、素子各部の特性（ゲート酸化膜厚、ＭＯＳトラン
ジスタのしきい値電圧、チャネル部のキャリア移動度
等）は均一になる。従って、動作始点設定部は設計仕様
に近い動作が期待でき、正確な動作始点の自動設定が可
能になる。
に形成された動作始点設定部は、Ａ／Ｄ変換回路と同一
プロセスで形成され、且つ極めて近い位置に形成される
ため、素子各部の特性（ゲート酸化膜厚、ＭＯＳトラン
ジスタのしきい値電圧、チャネル部のキャリア移動度
等）は均一になる。従って、動作始点設定部は設計仕様
に近い動作が期待でき、正確な動作始点の自動設定が可
能になる。
【０００７】本発明において動作始点設定部は、入出力
端子を直接または抵抗を介して短絡した負荷ＣＭＯＳイ
ンバータにより構成され、この負荷ＣＭＯＳインバータ
の論理しきい値がそのままＡ／Ｄ変換回路の動作始点、
即ち直流バイアス点となる。またこの動作始点設定部を
構成する負荷ＣＭＯＳインバータの論理しきい値は、Ａ
／Ｄ変換回路を構成する複数のＣＭＯＳインバータの論
理しきい値の最小値より低い値に設定される。これによ
り、Ａ／Ｄ変換回路を構成する複数のＣＭＯＳインバー
タは、センサ部の出力がない場合は全て“Ｈ”出力であ
り、センサ部からの出力が上昇するにつれて、論理しき
い値の小さいＣＭＯＳインバータから順次出力が反転し
て“Ｌ”になるという動作をする。このように本発明の
センサ回路特性は、回路各部のＣＭＯＳインバータの論
理しきい値の相対関係によって決まる。そして、回路各
部を同一基板上に同じプロセスで形成することにより、
素子パラメータが製造上変動したとしても各ＣＭＯＳイ
ンバータの論理しきい値の差はほぼ一定に保たれるか
ら、外部的なバイアス調整等を必要としない安定なセン
サ特性が得られる。
端子を直接または抵抗を介して短絡した負荷ＣＭＯＳイ
ンバータにより構成され、この負荷ＣＭＯＳインバータ
の論理しきい値がそのままＡ／Ｄ変換回路の動作始点、
即ち直流バイアス点となる。またこの動作始点設定部を
構成する負荷ＣＭＯＳインバータの論理しきい値は、Ａ
／Ｄ変換回路を構成する複数のＣＭＯＳインバータの論
理しきい値の最小値より低い値に設定される。これによ
り、Ａ／Ｄ変換回路を構成する複数のＣＭＯＳインバー
タは、センサ部の出力がない場合は全て“Ｈ”出力であ
り、センサ部からの出力が上昇するにつれて、論理しき
い値の小さいＣＭＯＳインバータから順次出力が反転し
て“Ｌ”になるという動作をする。このように本発明の
センサ回路特性は、回路各部のＣＭＯＳインバータの論
理しきい値の相対関係によって決まる。そして、回路各
部を同一基板上に同じプロセスで形成することにより、
素子パラメータが製造上変動したとしても各ＣＭＯＳイ
ンバータの論理しきい値の差はほぼ一定に保たれるか
ら、外部的なバイアス調整等を必要としない安定なセン
サ特性が得られる。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明の一実施例を示す１チップの半導
体センサ内部の構成図である。この図において、１は微
小電流を流す半導体センサの一つである光センサ（フォ
トダイオード）、２はその出力をデジタル値に変換する
ＣＭＯＳインバータ形式のＡ／Ｄ変換回路、３は動作始
点設定用の負荷ＣＭＯＳインバータである。
する。図１は、本発明の一実施例を示す１チップの半導
体センサ内部の構成図である。この図において、１は微
小電流を流す半導体センサの一つである光センサ（フォ
トダイオード）、２はその出力をデジタル値に変換する
ＣＭＯＳインバータ形式のＡ／Ｄ変換回路、３は動作始
点設定用の負荷ＣＭＯＳインバータである。
【０００９】Ａ／Ｄ変換回路２は入力段のＣＭＯＳイン
バータ１１〜１５、中間段のＣＭＯＳインバータ２１〜
２５、出力段のゲート３１〜３５で構成され、６階調の
分解能を持つ。入力段のインバータ１１〜１５は、図２
にその入出力伝達特性を示すように、それぞれがほぼ等
間隔で論理しきい値電圧を異ならせるように設計された
インバータ群である。中間段のインバータ２１〜２５
は、インバータ１１〜１５の各出力を反転するもので、
それぞれがインバータ１１と同じチャネル寸法に設計し
てある。これにより、図３に示すように、アナログのセ
ンサ出力をデジタル化することが可能になる。出力段の
ゲート３１〜３５は、３１がインバータ２１の出力を反
転するインバータ、３２〜３５がインバータ２１〜２５
の出力を２つずつ入力にするＥＸＯＲゲートである。６
ビットのデジタル出力Ｖ1 〜Ｖ6 は、Ｖ1 がインバータ
３１の出力、Ｖ2 〜Ｖ5 がＥＸＯＲゲート３２〜３５の
出力、Ｖ6 がインバータ２５の出力である。
バータ１１〜１５、中間段のＣＭＯＳインバータ２１〜
２５、出力段のゲート３１〜３５で構成され、６階調の
分解能を持つ。入力段のインバータ１１〜１５は、図２
にその入出力伝達特性を示すように、それぞれがほぼ等
間隔で論理しきい値電圧を異ならせるように設計された
インバータ群である。中間段のインバータ２１〜２５
は、インバータ１１〜１５の各出力を反転するもので、
それぞれがインバータ１１と同じチャネル寸法に設計し
てある。これにより、図３に示すように、アナログのセ
ンサ出力をデジタル化することが可能になる。出力段の
ゲート３１〜３５は、３１がインバータ２１の出力を反
転するインバータ、３２〜３５がインバータ２１〜２５
の出力を２つずつ入力にするＥＸＯＲゲートである。６
ビットのデジタル出力Ｖ1 〜Ｖ6 は、Ｖ1 がインバータ
３１の出力、Ｖ2 〜Ｖ5 がＥＸＯＲゲート３２〜３５の
出力、Ｖ6 がインバータ２５の出力である。
【００１０】この実施例では、各インバータを構成する
ＭＯＳトランジスタのチャネル長Ｌとチャネル幅Ｗの比
Ｗ／Ｌを異ならせることにより、各インバータの論理し
きい値電圧ＶT を等量ΔＶT ずつシフトしてある。一例
を示すと、インバータ１１のプルアップ側のＰＭＯＳ
（ＰチャネルＭＯＳ）トランジスタのチャネル幅Ｗｐを
１１．７μｍとし、またそのチャネル長Ｌｐを３．６μ
ｍとしてある。このとき、対となるプルダウン側のＮＭ
ＯＳ（ＮチャネルＭＯＳ）トランジスタのチャネル幅Ｗ
ｎは７．１μｍとし、またそのチャネル長Ｌｎは３．６
μｍとしてある。他のインバータ１２〜１５については
Ｌｐ，Ｗｎ，Ｌｎを変えずに、Ｗｐだけを図１に示すよ
うに０．８μｍずつ増加させ、１２．５μｍ，１３．３
μｍ，１４．１μｍ，１４．９μｍとしてある。この様
に、Ｗｐを０．８μｍずつ増加させると、ＶDD＝１０Ｖ
の時は、各インバータ１１〜１５の論理しきい値電圧Ｖ
T を約６０ｍＶずつ増加させることができる。
ＭＯＳトランジスタのチャネル長Ｌとチャネル幅Ｗの比
Ｗ／Ｌを異ならせることにより、各インバータの論理し
きい値電圧ＶT を等量ΔＶT ずつシフトしてある。一例
を示すと、インバータ１１のプルアップ側のＰＭＯＳ
（ＰチャネルＭＯＳ）トランジスタのチャネル幅Ｗｐを
１１．７μｍとし、またそのチャネル長Ｌｐを３．６μ
ｍとしてある。このとき、対となるプルダウン側のＮＭ
ＯＳ（ＮチャネルＭＯＳ）トランジスタのチャネル幅Ｗ
ｎは７．１μｍとし、またそのチャネル長Ｌｎは３．６
μｍとしてある。他のインバータ１２〜１５については
Ｌｐ，Ｗｎ，Ｌｎを変えずに、Ｗｐだけを図１に示すよ
うに０．８μｍずつ増加させ、１２．５μｍ，１３．３
μｍ，１４．１μｍ，１４．９μｍとしてある。この様
に、Ｗｐを０．８μｍずつ増加させると、ＶDD＝１０Ｖ
の時は、各インバータ１１〜１５の論理しきい値電圧Ｖ
T を約６０ｍＶずつ増加させることができる。
【００１１】負荷ＣＭＯＳインバータ３はその出力端子
と入力端子との間を適当な値の抵抗Ｒ F を介して短絡し
てある。この抵抗ＲF は多結晶シリコンを用いて形成で
き、数ｋΩ程度に設定すると過渡電流対策となる。但
し、この点が問題なければ０Ωでもよい。この負荷ＣＭ
ＯＳインバータ３についても同様のＷｐ制御を行う。こ
の場合は、Ａ／Ｄ変換回路２のインバータ１１〜１５の
論理しきい値の最小値より１階調（１ＬＳＢ）分低い値
となるように設定する。即ち、負荷ＣＭＯＳインバータ
３のＷｐを１０．９μm に設定し、その論理しきい値Ｖ
T をインバータ１１よりΔＶT ＝６０ｍＶだけ負側にシ
フトする（ＶDD＝１０Ｖの時）。
と入力端子との間を適当な値の抵抗Ｒ F を介して短絡し
てある。この抵抗ＲF は多結晶シリコンを用いて形成で
き、数ｋΩ程度に設定すると過渡電流対策となる。但
し、この点が問題なければ０Ωでもよい。この負荷ＣＭ
ＯＳインバータ３についても同様のＷｐ制御を行う。こ
の場合は、Ａ／Ｄ変換回路２のインバータ１１〜１５の
論理しきい値の最小値より１階調（１ＬＳＢ）分低い値
となるように設定する。即ち、負荷ＣＭＯＳインバータ
３のＷｐを１０．９μm に設定し、その論理しきい値Ｖ
T をインバータ１１よりΔＶT ＝６０ｍＶだけ負側にシ
フトする（ＶDD＝１０Ｖの時）。
【００１２】負荷ＣＭＯＳインバータ３の論理しきい値
をこの様に設計することで、Ａ／Ｄ変換回路２の動作始
点を自動的に設定することができる。即ち、負荷ＣＭＯ
Ｓインバータ３の出力電圧は、光センサ１が完全に光か
ら遮断されたときには、そのＣＭＯＳインバータの論理
しきい値と等しくなる。この値は、ＣＭＯＳインバータ
１１の論理しきい値電圧ＶT より６０ｍＶだけ低い値に
相当している。つまり、ＣＭＯＳインバータの論理しき
い値を基準に１階調分（１ＬＳＢに相当する）負側にシ
フトさせるのである。
をこの様に設計することで、Ａ／Ｄ変換回路２の動作始
点を自動的に設定することができる。即ち、負荷ＣＭＯ
Ｓインバータ３の出力電圧は、光センサ１が完全に光か
ら遮断されたときには、そのＣＭＯＳインバータの論理
しきい値と等しくなる。この値は、ＣＭＯＳインバータ
１１の論理しきい値電圧ＶT より６０ｍＶだけ低い値に
相当している。つまり、ＣＭＯＳインバータの論理しき
い値を基準に１階調分（１ＬＳＢに相当する）負側にシ
フトさせるのである。
【００１３】一方、光センサ１に光を照射すると、光電
流が負荷ＣＭＯＳインバータ３の出力端子に流入してそ
の出力端子の電位を上昇させる。この電位の上昇分は光
電流、即ち光強度に比例する。この実施例では、６０ｍ
Ｖ上昇するとＣＭＯＳインバータ１１の出力電圧が１
（又はＶDD／２以上）から０（又はＶDD／２以下）に変
化し、この結果として次段のＣＭＯＳインバータ２１の
出力を０から１に反転させることができる。以下同様
に、負荷ＣＭＯＳインバータ３の出力電圧が６０ｍＶ上
昇する毎に、１２（２２）→１３（２３）→１４（２
４）→１５（２５）の順にＣＭＯＳインバータの各デジ
タル出力が反転する。このようにして、光センサの信号
をデジタル化することができる。
流が負荷ＣＭＯＳインバータ３の出力端子に流入してそ
の出力端子の電位を上昇させる。この電位の上昇分は光
電流、即ち光強度に比例する。この実施例では、６０ｍ
Ｖ上昇するとＣＭＯＳインバータ１１の出力電圧が１
（又はＶDD／２以上）から０（又はＶDD／２以下）に変
化し、この結果として次段のＣＭＯＳインバータ２１の
出力を０から１に反転させることができる。以下同様
に、負荷ＣＭＯＳインバータ３の出力電圧が６０ｍＶ上
昇する毎に、１２（２２）→１３（２３）→１４（２
４）→１５（２５）の順にＣＭＯＳインバータの各デジ
タル出力が反転する。このようにして、光センサの信号
をデジタル化することができる。
【００１４】図４は光センサ１と負荷ＣＭＯＳインバー
タ３の部分を抜き出した部分回路図である。この図では
動作時の負荷ＣＭＯＳインバータ３の出力電圧をＶｏ、
ＰＭＯＳトランジスタの等価抵抗をＲｐ、ＮＭＯＳトラ
ンジスタの等価抵抗をＲｎで示してある。図５はこの部
分の等価回路で、Ｉは電源ＶDDから流れる全電流、Ｉｐ
は光センサ１に流れる光電流、Ｉｏは抵抗Ｒｐに流れる
電流である。これらから、光電流Ｉｐと出力電圧Ｖｏの
電位変化分ΔＶとの関係が次のように導き出される。
タ３の部分を抜き出した部分回路図である。この図では
動作時の負荷ＣＭＯＳインバータ３の出力電圧をＶｏ、
ＰＭＯＳトランジスタの等価抵抗をＲｐ、ＮＭＯＳトラ
ンジスタの等価抵抗をＲｎで示してある。図５はこの部
分の等価回路で、Ｉは電源ＶDDから流れる全電流、Ｉｐ
は光センサ１に流れる光電流、Ｉｏは抵抗Ｒｐに流れる
電流である。これらから、光電流Ｉｐと出力電圧Ｖｏの
電位変化分ΔＶとの関係が次のように導き出される。
【００１５】
【数１】Ｉ＝Ｉｏ＋Ｉｐ Ｉ・Ｒｎ＋Ｉｏ・Ｒｐ＝ＶDD より Ｉ＝（ＶDD＋Ｒｐ・Ｉｐ）／（Ｒｎ＋Ｒｐ） ∴Ｖｏ＝Ｒｎ・Ｉ＝Ｒｎ（ＶDD＋Ｒｐ・Ｉｐ）／（Ｒｎ＋Ｒｐ） ここで、Ｒｐ＝Ｒｎとすれば、 Ｖｏ＝（ＶDD＋Ｒｐ・Ｉｐ）／２＝ＶDD／２＋ΔＶ から ΔＶ＝Ｒｐ・Ｉｐ／２ となり、電位変化分ΔＶと光電流Ｉｐとの比例関係が示
される。
される。
【００１６】上述したように、負荷ＣＭＯＳインバータ
とＡ／Ｄ変換用のＣＭＯＳインバータとは、それらを構
成するＰＭＯＳ及びＮＭＯＳトランジスタの寸法を関連
付け、相対的に変化させることによって、各々の論理し
きい値電圧を制御する事により、動作始点を正確に設定
できる。これは、ＣＭＯＳインバータの特性に影響を及
ぼす他のパラメータ、例えば、ゲート酸化膜厚、ＭＯＳ
トランジスタのしきい値電圧、チャネル部のキャリア移
動度等が、集積化されたチップ内の極く近傍ではほぼ等
しいと考えられ、従って、それらの絶対値が変動して
も、各インバータの論理しきい値の相対的な差の変化を
極めて小さくできるからである。尚、ＣＭＯＳインバー
タの論理しきい値電圧の相対的な差ΔＶT は以下の式で
表される。
とＡ／Ｄ変換用のＣＭＯＳインバータとは、それらを構
成するＰＭＯＳ及びＮＭＯＳトランジスタの寸法を関連
付け、相対的に変化させることによって、各々の論理し
きい値電圧を制御する事により、動作始点を正確に設定
できる。これは、ＣＭＯＳインバータの特性に影響を及
ぼす他のパラメータ、例えば、ゲート酸化膜厚、ＭＯＳ
トランジスタのしきい値電圧、チャネル部のキャリア移
動度等が、集積化されたチップ内の極く近傍ではほぼ等
しいと考えられ、従って、それらの絶対値が変動して
も、各インバータの論理しきい値の相対的な差の変化を
極めて小さくできるからである。尚、ＣＭＯＳインバー
タの論理しきい値電圧の相対的な差ΔＶT は以下の式で
表される。
【００１７】
【数２】
【００１８】図６は本発明の他の実施例を示す要部構成
図である。この実施例では、負荷ＣＭＯＳインバータ３
とＡ／Ｄ変換回路２との間に増幅回路４を介在させてあ
る。この増幅回路４は負荷ＣＭＯＳインバータ３と同じ
設計で形成されたＣＭＯＳインバータであり、その論理
しきい値ＶT2はインバータ３の論理しきい値ＶT1に等し
い。従って、Ａ／Ｄ変換回路２の入力電圧Ｖｃの零点は
インバータ１の論理しきい値ＶT1に自動設定される。
図である。この実施例では、負荷ＣＭＯＳインバータ３
とＡ／Ｄ変換回路２との間に増幅回路４を介在させてあ
る。この増幅回路４は負荷ＣＭＯＳインバータ３と同じ
設計で形成されたＣＭＯＳインバータであり、その論理
しきい値ＶT2はインバータ３の論理しきい値ＶT1に等し
い。従って、Ａ／Ｄ変換回路２の入力電圧Ｖｃの零点は
インバータ１の論理しきい値ＶT1に自動設定される。
【００１９】このような増幅回路４は、前段の負荷ＣＭ
ＯＳインバータ３の出力電圧ＶB の変化分だけを増幅し
て出力電圧Ｖｃに反映する。従って、センサ部１の出力
が小さい場合でも充分に大きな入力をＡ／Ｄ変換器に与
えることができる。尚、この増幅回路４の増幅度は、入
力抵抗Ｒｓと帰還抵抗ＲG との比ＲG／ＲSで決定するこ
とができるが、インバータ３，４の製造バラツキの影響
を少なくするためには、２０ｄＢ程度の増幅度に止める
のが好ましい。特に、フィードバックによりゲインを下
げると、リニアリティを拡大することができるため、素
子特性のバラツキを吸収できる利点もある。
ＯＳインバータ３の出力電圧ＶB の変化分だけを増幅し
て出力電圧Ｖｃに反映する。従って、センサ部１の出力
が小さい場合でも充分に大きな入力をＡ／Ｄ変換器に与
えることができる。尚、この増幅回路４の増幅度は、入
力抵抗Ｒｓと帰還抵抗ＲG との比ＲG／ＲSで決定するこ
とができるが、インバータ３，４の製造バラツキの影響
を少なくするためには、２０ｄＢ程度の増幅度に止める
のが好ましい。特に、フィードバックによりゲインを下
げると、リニアリティを拡大することができるため、素
子特性のバラツキを吸収できる利点もある。
【００２０】尚、本発明は上記実施例に限定されるもの
ではない。即ち、実施例ではショートチャネル効果を生
じさせないＷｐを変化させて上式のΔＶT を変化させた
が、場合によってはＬｐ，Ｗｎ，Ｌｎを変化させてもよ
い。又、センサも負荷ＣＭＯＳインバータとは独立した
ものであれば、種類は問題としない。
ではない。即ち、実施例ではショートチャネル効果を生
じさせないＷｐを変化させて上式のΔＶT を変化させた
が、場合によってはＬｐ，Ｗｎ，Ｌｎを変化させてもよ
い。又、センサも負荷ＣＭＯＳインバータとは独立した
ものであれば、種類は問題としない。
【００２１】
【発明の効果】以上述べたように本発明によれば、ＣＭ
ＯＳインバータを用いた簡易なＡ／Ｄ変換回路付き半導
体センサの動作始点を正確に設定することができ、しか
も全体を１チップに集積化できるようにすることができ
る。
ＯＳインバータを用いた簡易なＡ／Ｄ変換回路付き半導
体センサの動作始点を正確に設定することができ、しか
も全体を１チップに集積化できるようにすることができ
る。
【図面の簡単な説明】
【図１】 本発明の一実施例を示す構成図である。
【図２】 センサ出力に対するＡ／Ｄ変換回路入力段の
インバータ出力特性図である。
インバータ出力特性図である。
【図３】 センサ出力に対するＡ／Ｄ変換回路中間段の
インバータ出力特性図である。
インバータ出力特性図である。
【図４】 図１の要部回路図である。
【図５】 図４の等価回路図である。
【図６】 本発明の他の実施例を示す要部構成図であ
る。
る。
１…光センサ（センサ部）、２…Ａ／Ｄ変換回路、３…
負荷ＣＭＯＳインバータ（動作始点設定部）、４…増幅
回路、１１〜１５…入力段のＣＭＯＳインバータ、２１
〜２５…中間段のＣＭＯＳインバータ、３１〜３５…出
力段のゲート、ＲF …帰還抵抗。
負荷ＣＭＯＳインバータ（動作始点設定部）、４…増幅
回路、１１〜１５…入力段のＣＭＯＳインバータ、２１
〜２５…中間段のＣＭＯＳインバータ、３１〜３５…出
力段のゲート、ＲF …帰還抵抗。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０３Ｍ 1/34 (56)参考文献 特開 昭64−88258（ＪＰ，Ａ) 特開 平２−269912（ＪＰ，Ａ) 特開 昭49−125066（ＪＰ，Ａ) 特開 昭59−96360（ＪＰ，Ａ) 特開 平３−284871（ＪＰ，Ａ) 特開 平１−238154（ＪＰ，Ａ) 特開 昭60−181645（ＪＰ，Ａ) 特開 平５−203682（ＪＰ，Ａ) 特開 平５−29634（ＪＰ，Ａ) 特開 平４−158633（ＪＰ，Ａ) 国際公開91／6979（ＷＯ，Ａ)
Claims (2)
- 【請求項１】 外部変化に応動するセンサ部と、このセンサ部の出力に 論理しきい値を異ならせた複数の
ＣＭＯＳインバータの入力端子を共通に接続して構成さ
れて前記センサ部の出力をディジタル値に変換するＡ／
Ｄ変換回路と、論理しきい値が前記Ａ／Ｄ変換回路を構成する複数のＣ
ＭＯＳインバータの論理しきい値の最小値より低い値に
設定され、且つ入出力端子が短絡された負荷ＣＭＯＳイ
ンバータにより構成されて、その出力により前記Ａ／Ｄ
変換回路の動作始点を設定する 前記センサ部とは独立し
て形成された動作始点設定部とを備え、 前記センサ部、Ａ／Ｄ変換回路、動作始点設定部を同一
半導体基板上に形成してなることを特徴とする半導体セ
ンサ。 - 【請求項２】 前記動作始点設定部と前記Ａ／Ｄ変換回
路との間に、前記動作始点設定部と同じ論理しきい値を
有するＣＭＯＳインバータで構成された増幅回路を介在
させてなることを特徴とする請求項１の半導体センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037317A JPH0792482B2 (ja) | 1992-01-28 | 1992-01-28 | 半導体センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037317A JPH0792482B2 (ja) | 1992-01-28 | 1992-01-28 | 半導体センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05203681A JPH05203681A (ja) | 1993-08-10 |
| JPH0792482B2 true JPH0792482B2 (ja) | 1995-10-09 |
Family
ID=12494301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4037317A Expired - Fee Related JPH0792482B2 (ja) | 1992-01-28 | 1992-01-28 | 半導体センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792482B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602551A (en) * | 1993-10-06 | 1997-02-11 | Nippondenso Co., Ltd. | Analog-to-digital converter with silicon-on-insulator structure |
| JP5161460B2 (ja) | 2004-10-08 | 2013-03-13 | イビデン株式会社 | ハニカム構造体及びその製法 |
| JP2013009194A (ja) * | 2011-06-24 | 2013-01-10 | Denso Corp | 画素回路およびイメージセンサ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6488258A (en) * | 1987-09-30 | 1989-04-03 | Rohm Co Ltd | Comparator |
| JPH02269912A (ja) * | 1989-04-11 | 1990-11-05 | Sanyo Electric Co Ltd | 半導体複合センサ及び信号処理方法 |
-
1992
- 1992-01-28 JP JP4037317A patent/JPH0792482B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05203681A (ja) | 1993-08-10 |
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Legal Events
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| LAPS | Cancellation because of no payment of annual fees |