JPS6161298A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPS6161298A JPS6161298A JP60185939A JP18593985A JPS6161298A JP S6161298 A JPS6161298 A JP S6161298A JP 60185939 A JP60185939 A JP 60185939A JP 18593985 A JP18593985 A JP 18593985A JP S6161298 A JPS6161298 A JP S6161298A
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- G11C27/02—Sample-and-hold arrangements
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
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- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- Analogue/Digital Conversion (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はオフセット電圧相殺機能を有している電子式の
サンプルホールド回路に関するものである。本発明は特
に、−非反転入力と反転入力との間の差動信号を増幅し
て、非反転出力と反転出力との間に差動信号を発生する
第１増幅手段と；−非反転入力と反転入力との間の差動
信号を増幅して、出力に信号を発生する第２増幅手段と
；−蓄積コンデンサとニ ー前記第１増幅手段の非反転入力を、サンプルモードの
期間中は入力信号を受信するための回路入力端子に、ま
たホールドモードの期間中は前記第２増幅手段の出力に
それぞれ選択的に結合させる第１スイッチと； 一前記第２増幅手段の出ノｊを、サンプルモードの期間
中は前記第１増幅手段の反転入力に、またホールドモー
ドの期間中は高インピーダンス位置にそれぞれ選択的に
結合させる第２スイッチ；とを具えているサンプルホー
ルド回路に関するものである。
サンプルホールド回路に関するものである。本発明は特
に、−非反転入力と反転入力との間の差動信号を増幅し
て、非反転出力と反転出力との間に差動信号を発生する
第１増幅手段と；−非反転入力と反転入力との間の差動
信号を増幅して、出力に信号を発生する第２増幅手段と
；−蓄積コンデンサとニ ー前記第１増幅手段の非反転入力を、サンプルモードの
期間中は入力信号を受信するための回路入力端子に、ま
たホールドモードの期間中は前記第２増幅手段の出力に
それぞれ選択的に結合させる第１スイッチと； 一前記第２増幅手段の出ノｊを、サンプルモードの期間
中は前記第１増幅手段の反転入力に、またホールドモー
ドの期間中は高インピーダンス位置にそれぞれ選択的に
結合させる第２スイッチ；とを具えているサンプルホー
ルド回路に関するものである。
サンプルモードとホールドモードとの切り換えをする回
路は広（用いられている。サンプルモードの期間中に斯
様なサンプルホールド（Ｓ／Ｈ）回路はアナログ入力電
圧をトラッキング（追跡）する。ホールドモードの期間
中Ｓ／Ｈ回路はサンプルモードからホールドモードに回
路が切り換えられる直前に存在していた入力電圧の値を
保持する。
路は広（用いられている。サンプルモードの期間中に斯
様なサンプルホールド（Ｓ／Ｈ）回路はアナログ入力電
圧をトラッキング（追跡）する。ホールドモードの期間
中Ｓ／Ｈ回路はサンプルモードからホールドモードに回
路が切り換えられる直前に存在していた入力電圧の値を
保持する。
Ｓ／８回路を設計する上で重要なことは、ホールドモー
ドの期間中に発生される回路出力信号中におけるオフセ
ット電圧の誤差を最小にすることにある。このようにす
る１つの方法は、サンプルモードの期間中に生ずる総体
的な電圧オフセットの大きさがホールドモードの期間中
に生ずる電圧オフセットの大きさと殆ど同じとなるも、
極性が反対となり、これらの電圧オフセットが互いに相
殺し合うようにＳ／８回路を構成配置する方法である。
ドの期間中に発生される回路出力信号中におけるオフセ
ット電圧の誤差を最小にすることにある。このようにす
る１つの方法は、サンプルモードの期間中に生ずる総体
的な電圧オフセットの大きさがホールドモードの期間中
に生ずる電圧オフセットの大きさと殆ど同じとなるも、
極性が反対となり、これらの電圧オフセットが互いに相
殺し合うようにＳ／８回路を構成配置する方法である。
この技術はオートーゼロイング（ａｕｔｏ −ｚｅｒｏ
ｉｎｇ ）と称されている。
ｉｎｇ ）と称されている。
米国特許第３，６９６，３０５号及び第４，３０２．６
８９号にはオート−ゼロＳ／１」回路が開示されてＪ３
す、これらの各回路は演綽増幅器（以後「オペアンプ」
と称する）を具えており、この増幅器の出力電圧は、回
路がサンプルモードからホールドモードに切り換わる際
に少なくともアナログ入力゛市圧の１直を通じてスルー
（ｓｌｅｗ）する。
８９号にはオート−ゼロＳ／１」回路が開示されてＪ３
す、これらの各回路は演綽増幅器（以後「オペアンプ」
と称する）を具えており、この増幅器の出力電圧は、回
路がサンプルモードからホールドモードに切り換わる際
に少なくともアナログ入力゛市圧の１直を通じてスルー
（ｓｌｅｗ）する。
回路は出力電圧が定常状態の値に達する前に整定させる
必要があるため、ホールドモードの捕捉時間が高くなる
。なお、冒頭にて述べた種類のサンプルホールド回路は
、ｒ １９８．０年［、Ｅ Ｅ Ｅ国際集積回路協議会
のディジタル技術論文集」（１９８０年２月、第１３２
〜１３３頁）におけるエフ・ガスパリツク（Ｆ 、 Ｇ
ａ５ｐａｒｉｋ ）著による「アン オートーゼロイン
グ サンプル アンドホールド Ｉ ＣＪ （ａｎ
Ａ ｕｔｏｚｅｒｏｉｎｇ Ｓ ａｍｐｌｅａｎｄ
Ｈｏ１ｄ ＩＣ）から既知である。この論文には
上記両米国特許に記載されているものよりも少ないスル
ーイングでオフセット電圧を極めて良好に相殺するＳ／
ト１回路が記載されている。しかし、斯かる論文の回路
の場合にはサンプルモードと、ホールドモードとの双方
の差動期間中に回路を整定させる必要があると云う欠点
がある。このことは実買上ホールドモードの総捕捉時間
を高めることになる。
必要があるため、ホールドモードの捕捉時間が高くなる
。なお、冒頭にて述べた種類のサンプルホールド回路は
、ｒ １９８．０年［、Ｅ Ｅ Ｅ国際集積回路協議会
のディジタル技術論文集」（１９８０年２月、第１３２
〜１３３頁）におけるエフ・ガスパリツク（Ｆ 、 Ｇ
ａ５ｐａｒｉｋ ）著による「アン オートーゼロイン
グ サンプル アンドホールド Ｉ ＣＪ （ａｎ
Ａ ｕｔｏｚｅｒｏｉｎｇ Ｓ ａｍｐｌｅａｎｄ
Ｈｏ１ｄ ＩＣ）から既知である。この論文には
上記両米国特許に記載されているものよりも少ないスル
ーイングでオフセット電圧を極めて良好に相殺するＳ／
ト１回路が記載されている。しかし、斯かる論文の回路
の場合にはサンプルモードと、ホールドモードとの双方
の差動期間中に回路を整定させる必要があると云う欠点
がある。このことは実買上ホールドモードの総捕捉時間
を高めることになる。
本発明の目的はサンプルモードからホールドモードへの
切り換え時にあけるスルーイングが殆どゼロで、しかも
ホールドモー１；’ ｆｉｌｉ Ｊ足１１１間が（勇め
て低い極めて高度なオフセラ１−電圧相殺Ｖ［用を呈す
るサンプルホールド回路を提供することにある。
切り換え時にあけるスルーイングが殆どゼロで、しかも
ホールドモー１；’ ｆｉｌｉ Ｊ足１１１間が（勇め
て低い極めて高度なオフセラ１−電圧相殺Ｖ［用を呈す
るサンプルホールド回路を提供することにある。
本発明は冒頭にて並べたｆ！Ｉ類のサンプルホールド回
路において、−前記第１増幅手段の反転入力に蓄積コン
デンサを結合させ、かつ前記回路にさらにニ ー助記第１増幅手段の非反転出力及び反転出力を、サン
プルモードの期間中は前記第２増幅手段の非反転入力及
び反転入力にそれぞれ結合させ、またホールドモードの
期間中は前記第１増幅手段の非反転出力及び反転出力を
前記第２増幅手段の反転入力及び非反転入力にそれぞれ
選択的に結合させる第３スイッチも設けるようにしたこ
とを特徴とする。
路において、−前記第１増幅手段の反転入力に蓄積コン
デンサを結合させ、かつ前記回路にさらにニ ー助記第１増幅手段の非反転出力及び反転出力を、サン
プルモードの期間中は前記第２増幅手段の非反転入力及
び反転入力にそれぞれ結合させ、またホールドモードの
期間中は前記第１増幅手段の非反転出力及び反転出力を
前記第２増幅手段の反転入力及び非反転入力にそれぞれ
選択的に結合させる第３スイッチも設けるようにしたこ
とを特徴とする。
なお、ここに云う「非反転入力」及び「反転入力」とは
差動増幅装置の入力端子のことであり、この増幅装置に
より増幅されたオープン−ループ出力信号は、反転入力
における信号に関連して非反転入力にｄ５ける信号によ
って形成される差動入力信号とほぼ同相となる。出力信
号が差動増幅装置から差動的に与えられる場合の「非反
転出力」及び「反転出力」とは差動増幅装置の出力端子
のことを意味し、これらの出力端子間に差動出力信号が
存在する。非反転出力におけるオープン−ループ信号は
差動入力信号とほぼ同相となるが、反転出力におけるオ
ープン−ループ信号は差動入力信号とほぼ同相ではある
が、反転され、即ち差動入力信号の極性とは反対の極性
となる。出力信号を発生させるのに差動増幅装置の１個
の非反転出力端子のみを用いる場合には、この端子のこ
とを単に「出力」又は「正規の重力Ｊと称する。
差動増幅装置の入力端子のことであり、この増幅装置に
より増幅されたオープン−ループ出力信号は、反転入力
における信号に関連して非反転入力にｄ５ける信号によ
って形成される差動入力信号とほぼ同相となる。出力信
号が差動増幅装置から差動的に与えられる場合の「非反
転出力」及び「反転出力」とは差動増幅装置の出力端子
のことを意味し、これらの出力端子間に差動出力信号が
存在する。非反転出力におけるオープン−ループ信号は
差動入力信号とほぼ同相となるが、反転出力におけるオ
ープン−ループ信号は差動入力信号とほぼ同相ではある
が、反転され、即ち差動入力信号の極性とは反対の極性
となる。出力信号を発生させるのに差動増幅装置の１個
の非反転出力端子のみを用いる場合には、この端子のこ
とを単に「出力」又は「正規の重力Ｊと称する。
サンプルモードの期間中、第１スイッチは第１増幅器の
非反転入力を入力信号受信用の回路入力端子に結合させ
、また第２スイッチは第２増幅器の出力を第１増幅器の
反転入力に結合させる。第３スイッチは第１増幅器の非
反転及び反転出力を第２増幅器の非反転及び反転入力に
それぞれ結合させる。
非反転入力を入力信号受信用の回路入力端子に結合させ
、また第２スイッチは第２増幅器の出力を第１増幅器の
反転入力に結合させる。第３スイッチは第１増幅器の非
反転及び反転出力を第２増幅器の非反転及び反転入力に
それぞれ結合させる。
ホールドモードの期間中には、第１スイッチは第１増幅
器の非反転入力を第２増幅器の出力に結合させ、また第
２スイッチは第２増幅器の出力を高インピーダンス位置
に結合させる。第３スイッチは第１増幅器の出力をサン
プルモードの場合とは逆に、即ち第１増幅器の非反転出
力及び反転出力を第２増幅器の反転入力及び非゛反転入
力にそれぞれ結合させる。この場合、回路の出力信号は
第２増幅器の出力にて（ｑられる。
器の非反転入力を第２増幅器の出力に結合させ、また第
２スイッチは第２増幅器の出力を高インピーダンス位置
に結合させる。第３スイッチは第１増幅器の出力をサン
プルモードの場合とは逆に、即ち第１増幅器の非反転出
力及び反転出力を第２増幅器の反転入力及び非゛反転入
力にそれぞれ結合させる。この場合、回路の出力信号は
第２増幅器の出力にて（ｑられる。
モード切り換えにより、ホールドモードの期間中の回路
出力信号は、サンプルモードの期間中に回路入力信号が
辿った第１増幅器を経る同じ通路を進む。従って、入力
及び出力信号は第１増幅器にて同じオフセット誤差を受
けることになる。この結果、出力信号に係わる第１増幅
器のオフセットは１目殺され、また第２増幅器のオフヒ
ツトの影響は第１増幅器の利得に比例する係数によって
低減される。増幅器の利得を極めて高くすれば、入力信
号と出力信号との間の相対的な誤差は実質上ゼロとなる
。同様な理由からして、同相分排除が極めて高くなる。
出力信号は、サンプルモードの期間中に回路入力信号が
辿った第１増幅器を経る同じ通路を進む。従って、入力
及び出力信号は第１増幅器にて同じオフセット誤差を受
けることになる。この結果、出力信号に係わる第１増幅
器のオフセットは１目殺され、また第２増幅器のオフヒ
ツトの影響は第１増幅器の利得に比例する係数によって
低減される。増幅器の利得を極めて高くすれば、入力信
号と出力信号との間の相対的な誤差は実質上ゼロとなる
。同様な理由からして、同相分排除が極めて高くなる。
これにより回路の応答性は速くて高′ｖｊ度となる。
以下、図面につき本発明を説明する。
なお、各図において同一部分又は同様な部分を示すもの
には同一符号をもって示しである。
には同一符号をもって示しである。
第１図は入力電圧Ｖ ＩＮをトラッキング（追跡）する
サンプルモードと、このサンプルモードの終了時に存在
するＶ ＩＮの値に殆ど等しい値の出力電圧Ｖｏｕｒを
発生するホールドモードとの間で切り換える本発明によ
るオート−ゼロ サンプルホールド回路の一例を示すブ
ロック線図である。この回路の場合にサンプルモードの
期間中に生ずる電圧オフセットは、ホールドモードの期
間中に生ずる電圧オフセットによってほぼ相殺される。
サンプルモードと、このサンプルモードの終了時に存在
するＶ ＩＮの値に殆ど等しい値の出力電圧Ｖｏｕｒを
発生するホールドモードとの間で切り換える本発明によ
るオート−ゼロ サンプルホールド回路の一例を示すブ
ロック線図である。この回路の場合にサンプルモードの
期間中に生ずる電圧オフセットは、ホールドモードの期
間中に生ずる電圧オフセットによってほぼ相殺される。
第２ａ図は回路をサンプルモードとする場合における動
作結線図を示し、第２ｂ図は回路をホールドモードとす
る場合における動作結線図を示したものである。
作結線図を示し、第２ｂ図は回路をホールドモードとす
る場合における動作結線図を示したものである。
このオート−ゼロ サンプルホールド回路では高電圧源
ＶＥＥ と低電圧ｉ１Ｎ’１Ｖｃｃ との間に接続する
高利得作動増幅器Ａ １及びＡ２が主要部を成す。
ＶＥＥ と低電圧ｉ１Ｎ’１Ｖｃｃ との間に接続する
高利得作動増幅器Ａ １及びＡ２が主要部を成す。
増幅器△ １は差動入力電圧とする。この増幅器は、そ
の非反転〈＋）入力と反転（−）入力との間の差動電圧
ε１をファクタへ１だけ増幅して、この増幅差動電圧Δ
■を増幅器へ１の非反転（＋）出力と反転＜−）出力と
の間に発生づ−る。増幅器Ａ２は、その非反転（＋）入
力と反転（−）入力との間の差動電圧ε２をファクタＡ
またけ増幅して、この増幅器Ａ２の正規の出力にＶＥＥ
に比例して得られる増幅信号電圧を発生ずる。
の非反転〈＋）入力と反転（−）入力との間の差動電圧
ε１をファクタへ１だけ増幅して、この増幅差動電圧Δ
■を増幅器へ１の非反転（＋）出力と反転＜−）出力と
の間に発生づ−る。増幅器Ａ２は、その非反転（＋）入
力と反転（−）入力との間の差動電圧ε２をファクタＡ
またけ増幅して、この増幅器Ａ２の正規の出力にＶＥＥ
に比例して得られる増幅信号電圧を発生ずる。
増幅器へ１の反転入力とＶＥＥ電圧源との間には蓄積コ
ンデンサＣを接続する。
ンデンサＣを接続する。
サンプルモードとホールドモードの切り換えはスイッチ
３１．３２及びＳ３によって行なう。第１図にはサンプ
ルモードの場合におけるスイッチ位置を概略的に示しで
ある。スイッチＳ１はサンプルモードのｍ間中には増幅
器Ａ１の非反転入力を入力電圧Ｖ ＩＮ受信用の回路入
力端子に接続するか、又はホールドモードの期間中には
増幅器Ａ１の非反転入力を増幅器へ２の出力に接続する
。スイッチＳ２はサンプルモードのｍ間中に増幅器Ａ２
の出力を増幅器Ａ１の反転入力に接続する力鳥、又はホ
ールドモードの期間中に増幅器Ａ２の出力をＮＧにて示
ず解放（従って高インピーダンス）位置に接続する。サ
ブ−スイッチＳ３△と８ ３８とから成るスイッチＳ
３は、増幅器Ａ １の非反転出力及び反転出力の各々を
、サンプルモードのｍ間中には増幅器Ａ２の非反転及び
反転入力にそれぞれ接続し、ホールドモードの期間中に
４．ｔｊ曽幅器Ａ １の上記各出力を増幅器Ａ２の上記
各入力に逆に接続する。即ち、ホールドモードの期間中
に（よスイッチ＄３によって増幅器Ａ １の非反転及び
反転出力の各々を増幅器Ａ２の反転及び非反転入力にそ
れぞれ接続する。
３１．３２及びＳ３によって行なう。第１図にはサンプ
ルモードの場合におけるスイッチ位置を概略的に示しで
ある。スイッチＳ１はサンプルモードのｍ間中には増幅
器Ａ１の非反転入力を入力電圧Ｖ ＩＮ受信用の回路入
力端子に接続するか、又はホールドモードの期間中には
増幅器Ａ１の非反転入力を増幅器へ２の出力に接続する
。スイッチＳ２はサンプルモードのｍ間中に増幅器Ａ２
の出力を増幅器Ａ１の反転入力に接続する力鳥、又はホ
ールドモードの期間中に増幅器Ａ２の出力をＮＧにて示
ず解放（従って高インピーダンス）位置に接続する。サ
ブ−スイッチＳ３△と８ ３８とから成るスイッチＳ
３は、増幅器Ａ １の非反転出力及び反転出力の各々を
、サンプルモードのｍ間中には増幅器Ａ２の非反転及び
反転入力にそれぞれ接続し、ホールドモードの期間中に
４．ｔｊ曽幅器Ａ １の上記各出力を増幅器Ａ２の上記
各入力に逆に接続する。即ち、ホールドモードの期間中
に（よスイッチ＄３によって増幅器Ａ １の非反転及び
反転出力の各々を増幅器Ａ２の反転及び非反転入力にそ
れぞれ接続する。
電圧Ｖ ｌＸ１ｒはホールドモードの期間中におけるｉ
曽幅器へ２の出力信号である。第１図に示しｌごように
、信号Ｖｏｕｒは増幅器Ａ２の出力に永久的に接続した
端子から取出すのが好適である。信号Ｖ ０ＩＩＴ Ｉ
ｔよホールドモードの期間中にだけ増幅器Ａ２の出力が
回路の出力端子に接続されるようにして、増幅器Ａ１の
非反転入力に永久的に接続される端子力＼ら取出すこと
もできる。
曽幅器へ２の出力信号である。第１図に示しｌごように
、信号Ｖｏｕｒは増幅器Ａ２の出力に永久的に接続した
端子から取出すのが好適である。信号Ｖ ０ＩＩＴ Ｉ
ｔよホールドモードの期間中にだけ増幅器Ａ２の出力が
回路の出力端子に接続されるようにして、増幅器Ａ１の
非反転入力に永久的に接続される端子力＼ら取出すこと
もできる。
回路作動の説明のために第２８及び２ｂ図に転するに、
増幅器Ａ１及びＡ２を形成する回路構成部品は必ずしも
理想的なものではない。従って、各増幅器Ａ１又はＡ
２は内部オフセット電圧を呈し、この電圧により各増幅
器の出力電圧は、それらの各増幅器の差動入力電圧がＵ
口となる場合でもゼロ値以外の値となる。これらのオフ
セットを増幅器Ａ１及びＡ２の各非反転入力端子にオフ
セット電圧Ｖｏｓ ＋及びＶｏｓ ２としてそれぞれ図
解的に示しである。オフセット電圧Ｖｏｓ ＋及びＶｏ
ｓ２は増幅器Ａ１及びＡ２の各反転入力端子に表わすこ
ともできる。いずれにしても結果は同じである。
増幅器Ａ１及びＡ２を形成する回路構成部品は必ずしも
理想的なものではない。従って、各増幅器Ａ１又はＡ
２は内部オフセット電圧を呈し、この電圧により各増幅
器の出力電圧は、それらの各増幅器の差動入力電圧がＵ
口となる場合でもゼロ値以外の値となる。これらのオフ
セットを増幅器Ａ１及びＡ２の各非反転入力端子にオフ
セット電圧Ｖｏｓ ＋及びＶｏｓ ２としてそれぞれ図
解的に示しである。オフセット電圧Ｖｏｓ ＋及びＶｏ
ｓ２は増幅器Ａ１及びＡ２の各反転入力端子に表わすこ
ともできる。いずれにしても結果は同じである。
サンプルモードのｌＪＩ］間中、回路は安定な負帰還電
圧追従構造の演算増幅器（以後単に「オペアンプ」と称
する）として（幾能する。第２ａ図のブロック△は斯か
るオペアンプを示す。このオペアンプの非反転入力は増
幅器Ａ１の非反転入力に到来する電圧Ｖ ＩＮを受信し
、また斯かるオペアンプの反転入力は増幅器Ａ１の反転
入力と同じであり、この入力は増幅器Ａ２の出力に相当
する斯かるオペアンプＡの出力に直接接続する。増幅器
Ａ １及びＡ２の利（ｑは極めて高くする。この結果、
コンデンサＣは入力電圧Ｖ ＩＮに密に追従する電圧Ｖ
Ｃにまで充電される。
圧追従構造の演算増幅器（以後単に「オペアンプ」と称
する）として（幾能する。第２ａ図のブロック△は斯か
るオペアンプを示す。このオペアンプの非反転入力は増
幅器Ａ１の非反転入力に到来する電圧Ｖ ＩＮを受信し
、また斯かるオペアンプの反転入力は増幅器Ａ１の反転
入力と同じであり、この入力は増幅器Ａ２の出力に相当
する斯かるオペアンプＡの出力に直接接続する。増幅器
Ａ １及びＡ２の利（ｑは極めて高くする。この結果、
コンデンサＣは入力電圧Ｖ ＩＮに密に追従する電圧Ｖ
Ｃにまで充電される。
サンプルモードのｍ間中における回路電圧はつぎのよう
に表わされる。即ち、 ΔＶ＝Ａ ＋ε＋ ＝Ａ＋ （ＶＩＮ−Ｖｃ ＋Ｖｏ
ｓ １）Ｖｃ ＝Ａ２ε２ ＝Ａ２ （Ｖｏｓ Ｚ＋
八へ）上式（１）と（２）を組合わせると次式のように
なる。即ち、 ＶＩＮ＝ＶＣ−ＶＯＳ＋ −ＶＯＳ２ ／Ａ ＋ ＋Ｖｃ ／Ａ ＩＡ２ 〈３〉 回路がホールドモードに切り換えられると、コンデンサ
Ｃは回路が切り換えられる直前に存在していた値の電圧
Ｖｃを保持する。この場合にも回路は安定な負帰還電圧
追従構造のオペアンプとして癲能する。しかし、この場
合回路は第２ｂ図にブロックＢで示すように基本的には
第２ａ図のオペアンプＡとは逆となる。斯かるブロック
Ｂにて示すオペアンプＢの非反転入力は電圧Ｖｃを受信
する増幅器Ａ１の反転入力に接続される。オペアンプＢ
の反転入力は増幅器Ａ２の出力における斯かるオペアン
プ日の出力に直接接続され、このオペアンプＢの出力に
は出力電圧Ｖｏｕｒが発生し、この電圧が保持される。
に表わされる。即ち、 ΔＶ＝Ａ ＋ε＋ ＝Ａ＋ （ＶＩＮ−Ｖｃ ＋Ｖｏ
ｓ １）Ｖｃ ＝Ａ２ε２ ＝Ａ２ （Ｖｏｓ Ｚ＋
八へ）上式（１）と（２）を組合わせると次式のように
なる。即ち、 ＶＩＮ＝ＶＣ−ＶＯＳ＋ −ＶＯＳ２ ／Ａ ＋ ＋Ｖｃ ／Ａ ＩＡ２ 〈３〉 回路がホールドモードに切り換えられると、コンデンサ
Ｃは回路が切り換えられる直前に存在していた値の電圧
Ｖｃを保持する。この場合にも回路は安定な負帰還電圧
追従構造のオペアンプとして癲能する。しかし、この場
合回路は第２ｂ図にブロックＢで示すように基本的には
第２ａ図のオペアンプＡとは逆となる。斯かるブロック
Ｂにて示すオペアンプＢの非反転入力は電圧Ｖｃを受信
する増幅器Ａ１の反転入力に接続される。オペアンプＢ
の反転入力は増幅器Ａ２の出力における斯かるオペアン
プ日の出力に直接接続され、このオペアンプＢの出力に
は出力電圧Ｖｏｕｒが発生し、この電圧が保持される。
ホールドモードの期間中における回路電圧は次式のよう
に表わされる。即ち、 ΔＶ＝Ａ ＋ε＋ ＝Ａ＋ （ＶＣＫＩＴ−Ｖｃ ＋
Ｖｏｓ ＋ ）Ｖｏｕｒ＝Ａ２ε２ ＝Ａ２ （ＶＯ
Ｓ２−ΔＶ） −下記に詳述するように、電圧ｖ
ｏｕｒとＶ囚とは互いに極めて近い圃となる。はぼ同
じΔＶを呈する式（１）と（４）との比較から明らかな
ように、サンプルモードからホールドモードへの切り換
えでは増幅器Ａ１の出力に実質上スルーイング（ｓｌｅ
ｗｉｎｇ）は生じない。式（５）におけるΔＶの項の符
号は式（２）の場合のそれとは逆となる。
に表わされる。即ち、 ΔＶ＝Ａ ＋ε＋ ＝Ａ＋ （ＶＣＫＩＴ−Ｖｃ ＋
Ｖｏｓ ＋ ）Ｖｏｕｒ＝Ａ２ε２ ＝Ａ２ （ＶＯ
Ｓ２−ΔＶ） −下記に詳述するように、電圧ｖ
ｏｕｒとＶ囚とは互いに極めて近い圃となる。はぼ同
じΔＶを呈する式（１）と（４）との比較から明らかな
ように、サンプルモードからホールドモードへの切り換
えでは増幅器Ａ１の出力に実質上スルーイング（ｓｌｅ
ｗｉｎｇ）は生じない。式（５）におけるΔＶの項の符
号は式（２）の場合のそれとは逆となる。
その理由は、増幅器Ａ２の入力端子の結線が逆であるか
らでおる。このことからして下記に示すように、出力電
圧ｖｏｕｒは電圧Ｖｃ とは僅かしか相違しない。増幅
器Ａ２の出力には極めて僅かのスルーイングが生ずるだ
けであり、これによりホールドモードの捕捉時間を極め
て短くすることができる。
らでおる。このことからして下記に示すように、出力電
圧ｖｏｕｒは電圧Ｖｃ とは僅かしか相違しない。増幅
器Ａ２の出力には極めて僅かのスルーイングが生ずるだ
けであり、これによりホールドモードの捕捉時間を極め
て短くすることができる。
前式（４）と（５）を組合わせることによって次式が得
られる。即ち、 ｏｕｒ＝Ｖｃ Ｖｏｓ ＋ ＋Ｖｏｓ ｚ／Ａ＋−Ｖ
田Ｔ／ＡＩＡ２ 式（６）から式（３）を引くとつぎのようになる。
られる。即ち、 ｏｕｒ＝Ｖｃ Ｖｏｓ ＋ ＋Ｖｏｓ ｚ／Ａ＋−Ｖ
田Ｔ／ＡＩＡ２ 式（６）から式（３）を引くとつぎのようになる。
即ち、
ＶＯＩＩＴ ＶＩＮ＝ ２Ｖ ｏ Ｓ ２ ／Ａ
＋−（ＶＣｌｌＴ＋ＶＣ） ／Ａ ＋ Ａ？これ
かため、信号ＶＩＸＩＴにおけるオフセット電圧Ｖｏｓ
＋の影響は総体的に消去され、また信号Ｖｏｕｒにお
けるオフセット電圧Ｖｏｓ ２の影響は、かなり高い係
数Ａ１／２によって低減される。物理的にはホールドモ
ードの期間中にも信号ＶＯｕＴがサンプルモードの場合
と同じく増幅器Ａ１の同じ伝達関数をこうむると云うこ
とであり、このために信号Ｖｃム丁はサンプルモードの
期間中に信号Ｖ ＩＮにより生じた誤着と同じ誤差を生
ずる。
＋−（ＶＣｌｌＴ＋ＶＣ） ／Ａ ＋ Ａ？これ
かため、信号ＶＩＸＩＴにおけるオフセット電圧Ｖｏｓ
＋の影響は総体的に消去され、また信号Ｖｏｕｒにお
けるオフセット電圧Ｖｏｓ ２の影響は、かなり高い係
数Ａ１／２によって低減される。物理的にはホールドモ
ードの期間中にも信号ＶＯｕＴがサンプルモードの場合
と同じく増幅器Ａ１の同じ伝達関数をこうむると云うこ
とであり、このために信号Ｖｃム丁はサンプルモードの
期間中に信号Ｖ ＩＮにより生じた誤着と同じ誤差を生
ずる。
式（７）の最終項における各電圧ＶＱＩＴ及びＶｃの値
はほぼＶ ＩＮに相当する。このことを考慮すれば、式
（７）はつぎのようになる。即ち、Ｖ（１１；（１−２
／Ａ ＋ Ａ２ ） ＶＩＮ ＋２ＶＯＳ２／ＡＩ 上式（８）の右側における第１項の挿入部分は、２個の
差動増幅器を直列に用いる１ナンブルボールド（Ｓ／Ｈ
）回路に生ずる通常の誤差係数である。
はほぼＶ ＩＮに相当する。このことを考慮すれば、式
（７）はつぎのようになる。即ち、Ｖ（１１；（１−２
／Ａ ＋ Ａ２ ） ＶＩＮ ＋２ＶＯＳ２／ＡＩ 上式（８）の右側における第１項の挿入部分は、２個の
差動増幅器を直列に用いる１ナンブルボールド（Ｓ／Ｈ
）回路に生ずる通常の誤差係数である。
増幅器の各月１！′７Ａ＋及びＡ２は代表的には１０３
のオーダとするため、上記通常の誤差は極めて小さい。
のオーダとするため、上記通常の誤差は極めて小さい。
従って、本発明によるＳ／Ｈ回路は、オフセット電圧Ｖ
ｏｓ ＋が出力電圧ＶＯＩＩｒに影響を及ぼさず、しか
もオフセット電圧Ｖｏｓ ２の影響が著しく低減される
と云うことを除けば、連続対の差動増幅器を用いる標準
のＳ／Ｈ回路の出力特性に匹敵する出力特性を呈する。
ｏｓ ＋が出力電圧ＶＯＩＩｒに影響を及ぼさず、しか
もオフセット電圧Ｖｏｓ ２の影響が著しく低減される
と云うことを除けば、連続対の差動増幅器を用いる標準
のＳ／Ｈ回路の出力特性に匹敵する出力特性を呈する。
第３図は第１図の回路の特定例を示したものであり、こ
の例ではスイッチ８１〜Ｓ ３を図示のように集積回路
にて配置されるＮ−チャンネル絶縁ゲート電界効果トラ
ンジスタ（ＦＥＴ）０１〜Ｑ８で作製する。各ＦＥＴは
それぞれＰウェルを有している。矢印にて示すように、
各ＦＥＴに対するウェルは、そのＦＥＴのソースに接続
する。各ＦＥＴのソースとは反対側の電極はドレインで
ある。各ＦＥＴのゲートは図示のように、信号φか、又
はその相補信号φのいずれかに応答する。φが高レベル
となり、従ってφが低レベルとなる場合には第３図の回
路はサンプルモードとなる。この場合にＦＥＴＱ １
．Ｑ ２．Ｑ ４．Ｑ ５及びＱ７はターン・オンする
が、ＦＥＴＱ ３． Ｑ ６及びＱ８はターンオフする
。信号φが低レベルとなり、従ってφが８レベルとなる
と、回路はホールドモードに切り換わる。この場合には
ＦＥＴの導通状態は上述した場合とは逆となる。
の例ではスイッチ８１〜Ｓ ３を図示のように集積回路
にて配置されるＮ−チャンネル絶縁ゲート電界効果トラ
ンジスタ（ＦＥＴ）０１〜Ｑ８で作製する。各ＦＥＴは
それぞれＰウェルを有している。矢印にて示すように、
各ＦＥＴに対するウェルは、そのＦＥＴのソースに接続
する。各ＦＥＴのソースとは反対側の電極はドレインで
ある。各ＦＥＴのゲートは図示のように、信号φか、又
はその相補信号φのいずれかに応答する。φが高レベル
となり、従ってφが低レベルとなる場合には第３図の回
路はサンプルモードとなる。この場合にＦＥＴＱ １
．Ｑ ２．Ｑ ４．Ｑ ５及びＱ７はターン・オンする
が、ＦＥＴＱ ３． Ｑ ６及びＱ８はターンオフする
。信号φが低レベルとなり、従ってφが８レベルとなる
と、回路はホールドモードに切り換わる。この場合には
ＦＥＴの導通状態は上述した場合とは逆となる。
増幅器△ １及びＡ２は、反転出力信号が増幅器Ａ１か
ら取出されることを除けばｌｔ’１例のタイプの典型的
なオペアンプである。しかし増幅器Ａ１及びＡ２には簡
単なオペアンプ以外の装置を用いることができる。
ら取出されることを除けばｌｔ’１例のタイプの典型的
なオペアンプである。しかし増幅器Ａ１及びＡ２には簡
単なオペアンプ以外の装置を用いることができる。
第４図は第１図のさらに他の特定例を示したものであり
、この場合には増幅器△ １を図示のように配置したオ
ペアンプＡ３及びＡ４と、抵抗Ｒ１゜Ｒ２及びＲ３とで
構成する。この増幅器Ａ １はアナログ電子技術にて知
られている方法で作動し得る。
、この場合には増幅器△ １を図示のように配置したオ
ペアンプＡ３及びＡ４と、抵抗Ｒ１゜Ｒ２及びＲ３とで
構成する。この増幅器Ａ １はアナログ電子技術にて知
られている方法で作動し得る。
本発明によるＳ／Ｈ回路の種々の素子を製造する方法は
半導体技術においては周知である。回路は慣例の相浦形
金屈酸化物半導体技術に従ってモノリシック集積回路形
態で製造するのが好適である。
半導体技術においては周知である。回路は慣例の相浦形
金屈酸化物半導体技術に従ってモノリシック集積回路形
態で製造するのが好適である。
本発明は上述した例のみに限定されるものではなく、幾
多の変更を加え得ること勿論である。例えば、上述した
ものとは反対の極性の半導体素子を用いて同じ結果を達
成することができる。Ｓ／Ｈ回路はスイッチ及び増幅入
力段にジャンクションＦＥＴを用いるバイポーラ技術で
製造することもできる。回路はアナログ−ディジタル変
換器の如き大規模集積系の別の回路又はその一部とする
ことができる。従って、本発明は特許請求の範囲の記載
内容を逸脱することなく、幾多の変更を加え得ること明
らかである。
多の変更を加え得ること勿論である。例えば、上述した
ものとは反対の極性の半導体素子を用いて同じ結果を達
成することができる。Ｓ／Ｈ回路はスイッチ及び増幅入
力段にジャンクションＦＥＴを用いるバイポーラ技術で
製造することもできる。回路はアナログ−ディジタル変
換器の如き大規模集積系の別の回路又はその一部とする
ことができる。従って、本発明は特許請求の範囲の記載
内容を逸脱することなく、幾多の変更を加え得ること明
らかである。
第１図は本発明によるオート−ゼロサンプルホールド回
路の一例を示すブロック線図；第２ａ及び２ｂ図は第１
図の回路におけるサンプル及びホールドモードの各期間
中における回路構成をそれぞれ示すブロック線図； 第３及び４図は第１図の回路の特定例をそれぞれ示すブ
ロック線図である。 Ａ１・・・第１増幅手段（差動増幅器）Ａ２・・・第２
増幅手段（差動増幅器）Ｃ・・・蓄積コンデンサ Ｓ Ｌ Ｓ ２． Ｓ ３・・・スイッチＮＧ・・
・高インピーダンス位置 Ｓ ３Ａ、 ３ ３Ｂ・・・サブスイッチＡ、Ｂ・・・
演算増幅器 Ｑ １〜Ｑ８・・・ＦＥＴ Ａ ３． Ａ ４・・・演算増幅器 ＲＬ Ｒ２，Ｒ３・・・抵抗
路の一例を示すブロック線図；第２ａ及び２ｂ図は第１
図の回路におけるサンプル及びホールドモードの各期間
中における回路構成をそれぞれ示すブロック線図； 第３及び４図は第１図の回路の特定例をそれぞれ示すブ
ロック線図である。 Ａ１・・・第１増幅手段（差動増幅器）Ａ２・・・第２
増幅手段（差動増幅器）Ｃ・・・蓄積コンデンサ Ｓ Ｌ Ｓ ２． Ｓ ３・・・スイッチＮＧ・・
・高インピーダンス位置 Ｓ ３Ａ、 ３ ３Ｂ・・・サブスイッチＡ、Ｂ・・・
演算増幅器 Ｑ １〜Ｑ８・・・ＦＥＴ Ａ ３． Ａ ４・・・演算増幅器 ＲＬ Ｒ２，Ｒ３・・・抵抗
Claims (1)
- 【特許請求の範囲】 １、−非反転入力と反転入力との間の差動信号を増幅し
て、非反転出力と反転出力との間に差動信号を発生する
第１増幅手段と； −非反転入力と反転入力との間の差動信号を増幅して、
出力に信号を発生する第２増幅手段と； −蓄積コンデンサと； −前記第１増幅手段の非反転入力を、サンプルモードの
期間中は入力信号を受信するための回路入力端子に、ま
たホールドモードの期間中は前記第２増幅手段の出力に
それぞれ選択的に結合させる第１スイッチと； −前記第２増幅手段の出力を、サンプルモードの期間中
は前記第１増幅手段の反転入力に、またホールドモード
の期間中は高インピーダンス位置にそれぞれ選択的に結
合させる第２スイッチ； とを具えているサンプルホールド回路において、 −前記第１増幅手段の反転入力に蓄積コンデンサを結合
させ、かつ前記回路にさらに： −前記第１増幅手段の非反転出力及び反転出力を、サン
プルモードの期間中は前記第２増幅手段の非反転入力及
び反転入力にそれぞれ結合させ、またホールドモードの
期間中は前記第１増幅手段の非反転出力及び反転出力を
前記第２増幅手段の反転入力及び非反転入力にそれぞれ
選択的に結合させる第３スイッチも設けるようにしたこ
とを特徴とするサンプルホールド回路。 ２、前記第２増幅手段の出力における信号が、少なくと
もホールドモードの期間中における回路の出力信号にほ
ぼ等しくなるようにしたことを特徴とする特許請求の範
囲第１項に記載のサンプルホールド回路。 ３、前記回路の出力信号が前記第１増幅手段の電圧・オ
フセットにほぼ無関係となるようにしたことを特徴とす
る特許請求の範囲第１又は２項に記載のサンプルホール
ド回路。 ４、Ｖ＿Ｏ＿Ｕ＿Ｔ及びＶ＿Ｉ＿Ｎをそれぞれ前記出力
信号及び入力信号とし、Ａ＿１及びＡ＿２を前記第１及
び第２増幅手段の各利得とし、かつＶ＿Ｏ＿Ｓ＿２を前
記第２手段の電圧オフセットとする場合に、Ｖ＿Ｏ＿Ｕ
＿Ｔ■（１−２／Ａ＿１Ａ＿２）Ｖ＿Ｉ＿Ｎ＋２Ｖ＿Ｏ
＿Ｓ＿２／Ａ＿１となるようにしたことを特徴とする特
許請求の範囲第３項に記載のサンプルホールド回路。 ５、前記各スイッチを少なくとも１個の電界効果トラン
ジスタをもって構成するようにしたことを特徴とする特
許請求の範囲第１項に記載のサンプルホールド回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/644,744 US4587443A (en) | 1984-08-27 | 1984-08-27 | Auto-zero sample and hold circuit |
| US644744 | 1984-08-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161298A true JPS6161298A (ja) | 1986-03-29 |
| JPH0644400B2 JPH0644400B2 (ja) | 1994-06-08 |
Family
ID=24586163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185939A Expired - Lifetime JPH0644400B2 (ja) | 1984-08-27 | 1985-08-26 | サンプルホールド回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4587443A (ja) |
| EP (1) | EP0176114B1 (ja) |
| JP (1) | JPH0644400B2 (ja) |
| KR (1) | KR930000820B1 (ja) |
| CA (1) | CA1230168A (ja) |
| DE (1) | DE3585116D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4691125A (en) * | 1986-10-03 | 1987-09-01 | Motorola, Inc. | One hundred percent duty cycle sample-and-hold circuit |
| US4833345A (en) * | 1988-02-03 | 1989-05-23 | Analog Devices, Incorporated | Sample/hold amplifier for integrated circuits |
| US4962323A (en) * | 1989-07-12 | 1990-10-09 | National Semiconductor Corporation | High speed auto zero comparator |
| CA2027083C (en) * | 1990-10-05 | 1996-05-28 | Kuang-Lu Lee | Fully differential sample and hold adder circuit |
| US5757219A (en) * | 1996-01-31 | 1998-05-26 | Analogic Corporation | Apparatus for and method of autozeroing the input of a charge-to-voltage converter |
| JPH10327072A (ja) * | 1997-05-23 | 1998-12-08 | Mitsubishi Electric Corp | アナログ／ディジタルコンバータおよび電圧比較器 |
| US6271784B1 (en) * | 1997-08-12 | 2001-08-07 | Analog Devices, Inc. | Capacitor-based digital-to-analog converter with continuous time output |
| US6005431A (en) * | 1998-07-30 | 1999-12-21 | Analog Devices, Inc. | High band width, high gain offset compensating amplifier system for a read channel |
| JP2002530916A (ja) * | 1998-11-12 | 2002-09-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 増幅器により発生するｄｃオフセット及びノイズを減少させる手段を有する回路 |
| US6340903B1 (en) | 2000-05-10 | 2002-01-22 | Zilog, Ind. | Auto-zero feedback sample-hold system |
| CN100446423C (zh) * | 2004-03-12 | 2008-12-24 | 精拓科技股份有限公司 | 能隙参考电压电路装置 |
| US7136000B1 (en) * | 2005-06-17 | 2006-11-14 | National Semiconductor Corporation | Selective offset adjustment of a track and hold circuit |
| KR100770723B1 (ko) * | 2006-03-16 | 2007-10-30 | 삼성전자주식회사 | 평판 표시 장치의 소스 드라이버의 디지털/아날로그변환장치 및 디지털/아날로그 변환방법. |
| CN102778910A (zh) * | 2011-05-08 | 2012-11-14 | 曹先国 | 高电压基准 |
| US9019139B2 (en) * | 2012-05-24 | 2015-04-28 | Forza Silicon | Analog to digital converter with built-in data compression based on shot noise of image sensor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581893A (ja) * | 1981-06-26 | 1983-01-07 | Toshiba Corp | 電圧再生回路 |
| JPS59116997A (ja) * | 1982-12-23 | 1984-07-06 | Yokogawa Hokushin Electric Corp | サンプル・ホ−ルド回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3696305A (en) * | 1970-07-01 | 1972-10-03 | Gen Electric | High speed high accuracy sample and hold circuit |
| US4119960A (en) * | 1977-02-11 | 1978-10-10 | Siliconix Incorporated | Method and apparatus for sampling and holding an analog input voltage which eliminates offset voltage error |
| US4302689A (en) * | 1979-08-02 | 1981-11-24 | John Fluke Mfg. Co., Inc. | Sample and hold circuit |
| JPS56137598A (en) * | 1980-03-27 | 1981-10-27 | Victor Co Of Japan Ltd | Sample hold circuit |
| JPS57203296A (en) * | 1981-06-09 | 1982-12-13 | Toko Inc | Sample holding circuit |
| US4439693A (en) * | 1981-10-30 | 1984-03-27 | Hughes Aircraft Co. | Sample and hold circuit with improved offset compensation |
-
1984
- 1984-08-27 US US06/644,744 patent/US4587443A/en not_active Expired - Lifetime
-
1985
- 1985-07-12 DE DE8585201171T patent/DE3585116D1/de not_active Expired - Lifetime
- 1985-07-12 EP EP85201171A patent/EP0176114B1/en not_active Expired - Lifetime
- 1985-08-22 CA CA000489272A patent/CA1230168A/en not_active Expired
- 1985-08-24 KR KR1019850006125A patent/KR930000820B1/ko not_active IP Right Cessation
- 1985-08-26 JP JP60185939A patent/JPH0644400B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581893A (ja) * | 1981-06-26 | 1983-01-07 | Toshiba Corp | 電圧再生回路 |
| JPS59116997A (ja) * | 1982-12-23 | 1984-07-06 | Yokogawa Hokushin Electric Corp | サンプル・ホ−ルド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0176114A2 (en) | 1986-04-02 |
| KR930000820B1 (ko) | 1993-02-05 |
| KR860002102A (ko) | 1986-03-26 |
| DE3585116D1 (de) | 1992-02-20 |
| CA1230168A (en) | 1987-12-08 |
| EP0176114B1 (en) | 1992-01-08 |
| EP0176114A3 (en) | 1988-01-13 |
| JPH0644400B2 (ja) | 1994-06-08 |
| US4587443A (en) | 1986-05-06 |
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