JPH10190364A

JPH10190364A - 増幅器用の低雑音配置

Info

Publication number: JPH10190364A
Application number: JP9290561A
Authority: JP
Inventors: Eric Compagne; コンパーニュエリク
Original assignee: Dolphin Integration SA
Current assignee: Dolphin Integration SA
Priority date: 1996-10-08
Filing date: 1997-10-08
Publication date: 1998-07-21
Also published as: FR2754405B1; EP0836272B1; DE69732552T2; EP0836272A1; DE69732552D1; FR2754405A1; US5982234A

Abstract

(57)【要約】（修正有）【課題】出力信号に対する雑音の影響を最小限に抑え
しかも高い利得を有する増幅器から実現される積分配置
を提供する。【解決手段】この配置は、主増幅器（１、１’）と、
少なくとも所定の期間中に主増幅器の少なくとも一つの
第１入力端子（Ｅ−、Ｅ）に少なくとも一つの入力信号
（Ｖ’）を加えるための浮動基準電圧（Ｖ_G ）を生成す
る手段（５、５’）を含み、この基準電圧（Ｖ_G ）は主
増幅器の等価入力雑音（Ｖｎ）にサーボ制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅器のための低
雑音配置に関する。本発明は一般的に、この配置におけ
る増幅器に関連する（増幅、積分、入力信号の反転な
ど）どんな機能にも適用される。本発明の一適用例は、
差動増幅器から低雑音配置を実現することである。

【０００２】

【従来の技術】図１は、上記のような差動増幅器の従来
型の線図である。この配置は、非反転入力端子Ｅ＋を有
する差動増幅器１を含み、この非反転入力端子Ｅ＋は、
増幅器１の供給電圧＋Ｖｐｏｌおよび−Ｖｐｏｌの間の
中央電圧（例えば接地）に接続されている。差動増幅器
１の反転入力端子Ｅ−は、抵抗器Ｒを通じて例えば入力
信号Ｖｉｎを受け取る。電圧Ｖｉｎは、配置の二つの入
力端子３、４の間に印加され、端子４は接地されてい
る。増幅器１の出力側は積分配置１の出力端子Ｓを構成
する。抵抗器Ｃは端子Ｅ−とＳとの間に置かれている。

【０００３】図１に示す差動増幅器１は、開ループ利得
−Ａを有する完全増幅器１’によってモデル化され、こ
の完全増幅器の反転入力は、雑音Ｖｎを有する電圧発生
器２に接続されている。電圧発生器２は増幅器１の等価
入力雑音を表す。

【０００４】この配置によって実現される積分の品質
は、特に、抵抗器Ｒを流れる電流Ｉの関数であるコンデ
ンサＣの両端間の信号に依存する。増幅器１が完全であ
る場合には、電流ＩはＶｉｎ／Ｒに等しくなる。実際に
は、増幅器１は雑音が多いので、電流Ｉは電圧Ｖｎに依
存する。さらに、雑音電圧Ｖｎは、増幅器の電圧利得−
Ａにより出力信号Ｖ_S において増幅されると思われる
（Ｖ_S ＝−Ａ（Ｖｉｎ−Ｖｎ））。

【０００５】増幅器の雑音を低減するために、いくつか
の従来の解決方法を用いることもできる。

【０００６】周知の解決方法の一つは、増幅器１を構成
するトランジスタの寸法とバイアス電流を増加させるも
のである。集積回路形式の増幅器を実現するための必要
なシリコン表面の増加に加えて、この解決方法はスプリ
アス・キャパシタンスを増加させるという欠点があり、
これは入力信号の変化に応じて増幅器の速度低下を引き
起こす。

【０００７】ある配置では、抵抗器Ｒを交換コンデンサ
で置き換える。それから入力信号Ｖｉｎをサンプリング
する。この従来の解決方法では、入力信号の高いサンプ
リング周波数の使用を可能にするのに十分な速度を有す
る積分器を提供しながら、雑音の影響を最小限に抑える
ことはできない。十分な解決を行うためには、増幅器の
利得を低下させる。

【０００８】さらに一般的には、雑音に関する問題は、
増幅器から実現されるいかなる配置においても、増幅器
が差動入力または差動出力部を有しても有しなくても現
れる。

【０００９】図２に、雑音電圧発生器２に結合された完
全増幅器１０’によって、図１と同様にモデル化された
非差動入力を有する増幅器１０を示す。図１と図２の線
図の間の相違は、増幅器１０がただ一つの入力Ｅを有す
ることである。ここで電圧Ｖ_T は、インバータの切替え
電圧、または増幅器（端子Ｅと電圧−Ｖｐｏｌとの間に
あるトランジスタ）を簡単な増幅器の場合には伝導性に
するための端子Ｅとバイアス電圧−Ｖｐｏｌとの間に必
要な電圧差に対応する。雑音電圧ＶｎとＤＣ成分Ｖ_T
は、出力信号Ｖ_S において増幅器の電圧利得によって増
幅される（Ｖ_S ＝−Ａ（Ｖｉｎ−Ｖｎ−Ｖ_T ）。

【００１０】

【発明が解決しようとする課題】本発明の一目的は、出
力信号に対する雑音の影響を最小限に抑えしかも高い利
得を有する、増幅器から実現される積分配置を提供する
ことである。

【００１１】本発明の他の目的は、低い電源電圧と低い
バイアス電流によって作動することもできる配置を提供
することである。

【００１２】本発明の他の目的は、交換コンデンサ積分
器に特によく適合する配置を提供することである。

【００１３】

【課題を解決するための手段】これらの目的を達成する
ために、本発明は、主増幅器と、少なくとも所定の期間
中に主増幅器の少なくとも一つの第１入力端子に少なく
とも一つの入力信号を加えるための浮動基準電圧を生成
する手段を含み、この基準電圧は主増幅器の等価入力雑
音にサーボ制御される、配置を提供する。

【００１４】本発明の一実施形態によれば、前記手段は
二次増幅器を含み、この二次増幅器は、主増幅器の第１
入力端子に直接接続された少なくとも一つの第１入力端
子を有し、また前記基準電圧を定義する少なくとも一つ
の出力端子を有する。

【００１５】本発明の一実施形態によれば、二次増幅器
は１に近くそれより小さな電圧利得を有する。

【００１６】本発明の一実施形態によれば、前記主増幅
器は単一の入力端子を有する。

【００１７】本発明の一実施形態によれば、主増幅器
は、非反転入力がそれぞれ最高の正と最低の負である二
つの供給電圧の間の中央電圧に接続され、反転入力が主
増幅器の前記第１入力端子を構成する、差動入力を有す
る増幅器である。

【００１８】本発明の一実施形態によれば、主増幅器の
前記反転入力は、配置の出力端子を構成する主増幅器の
出力端子にインピーダンスを通じて接続される。

【００１９】本発明の一実施形態によれば、主増幅器の
第１入力端子に加えられる入力信号は、配置の第１入力
端子に加えられる処理すべき信号に対応する。

【００２０】本発明の一実施形態によれば、処理すべき
信号を受け取る配置の第１入力端子と主増幅器の第１入
力端子との間に、入力インピーダンスが接続されてい
る。

【００２１】本発明の一実施形態によれば、二次増幅器
の前記出力端子は、処理すべき信号を加えるための第２
端子を構成する。

【００２２】本発明の一実施形態によれば、主増幅器は
差動入力と差動出力部とを有する増幅器であり、各入力
は入力信号を受け取り、二次増幅器は差動入力と差動出
力部とを有し、各出力部は入力信号の一つを加えるため
の浮動電圧を定義し、主増幅器の各入力は二次増幅器の
一つの入力に直接接続されている。

【００２３】本発明の一実施形態によれば、配置は、主
増幅器の各入力がインピーダンスを通じて主増幅器の出
力端子に接続されて、配置の出力端子を構成する、積分
器配置である。

【００２４】本発明の一実施形態によれば、二つの入力
インピーダンスがそれぞれ、処理すべき差動信号を受け
取る配置の端子と主増幅器の一つの入力端子との間に接
続されている。

【００２５】本発明の一実施形態によれば、二次増幅器
の各出力端子は、処理すべき信号を加えるための第２端
子を構成する。

【００２６】本発明の一実施形態によれば、配置は、入
力インピーダンスをこれが接続されている主増幅器の入
力端子から周期的に切り離すように動作する切替え手段
を含み、主増幅器の前記入力信号は、インピーダンスが
接続されている期間中は前記基準電圧に基準付けされ
る。

【００２７】本発明の一実施形態によれば、主増幅器と
二次増幅器には同一の電圧が供給される。

【００２８】本発明の前記およびその他の目的、特徴、
および態様は、添付の図面を参照して非限定的な例とし
て挙げた下記の実施形態の詳細な説明によって明らかに
なろう。

【００２９】わかりやすいように、全図面において同じ
要素は同じ参照記号で示した。

【００３０】

【発明の実施の形態】図３は、処理すべき入力信号Ｖｉ
ｎが抵抗器Ｒを通じて加えられる積分器配置に適用され
る本発明の第１実施形態を示す。前述のように、積分器
は図１に示すものと同様の増幅器１から実現される。増
幅器１の反転入力端子Ｅ−は、コンデンサＣを通じて出
力端子Ｓに接続されている。端子Ｓは配置の出力部を構
成する。増幅器１の非反転入力端子Ｅ＋は、二つのバイ
アス電圧＋Ｖｐｏｌ、−Ｖｐｏｌの間の中央電圧に接続
されている。

【００３１】電圧＋Ｖｐｏｌは最高の正の供給電圧を構
成し、電圧−Ｖｐｏｌは最低の負の供給電圧を構成す
る。例に示すように、電圧＋Ｖｐｏｌと電圧−Ｖｐｏｌ
は絶対値では等しく（例えば２．５Ｖ）、端子Ｅ＋は接
地に接続されている。ただし他の値を選択してもよい。
例えば、＋Ｖｐｏｌ＝３Ｖおよび−Ｖｐｏｌ＝０Ｖとし
て、端子＋Ｅを１．５の電圧に接続する。

【００３２】処理すべき入力信号Ｖｉｎは、配置の入力
端子３と入力端子４との間に加えられる。入力端子３は
抵抗器Ｒを通じて端子Ｅ−に接続されている。この実施
形態の特徴は、端子４がもはや端子Ｅ＋と同じ電圧に接
続されないことである。この実施形態によれば、端子４
は、増幅器１の雑音に自動的に適合する基準電圧Ｖ_Gに
設定される。

【００３３】さらに一般的には、本発明の特徴は、少な
くともいくつかの期間中、増幅器の入力に加えられる信
号を増幅器の雑音に応じて浮動電圧Ｖ_G に基準付けする
ことである。

【００３４】これを達成するために、本発明によれば配
置はまた、増幅器１の端子Ｅ−に直接接続された入力端
子と端子４に接続された出力端子Ｓ’とを有する二次増
幅器５を含む。配置の出力Ｖ_S も電圧Ｖ_G に基準付けさ
れることは好ましい。

【００３５】本発明によれば、増幅器５の電圧利得βは
１に近いが１より低い。増幅器５が増幅器１の供給電圧
＋Ｖｐｏｌと−Ｖｐｏｌとによって給電されることが好
ましい。

【００３６】増幅器５は二重の役割を持っている。第１
に、この増幅器５は積分配置の開ループ利得を増加させ
る。第２に、これは増幅器１の雑音の影響を最小限に抑
える。これらの特徴は、図４に関連してさらによく理解
されよう。図４は、処理すべき信号Ｖ’を入力Ｅ−で直
接受け取る簡略化された比較器配置を示す。この図はま
た、図３に示す配置の開ループ形状の部分表示を構成
し、ここで電圧Ｖｉｎと抵抗器Ｒの結合を、端子Ｅ−と
端子４との間に接続された電圧発生器Ｖ’の形で示す。

【００３７】図４では、増幅器１を、雑音発生器２にこ
の反転入力で連結された−Ａの開ループ利得を有する完
全増幅器１’の概略形状で示す。増幅器１’の反転入力
と非反転入力との間の誤差電圧をＶ_D で示す。

【００３８】電圧Ｖ’、Ｖ_S 、Ｖ_D 、Ｖ_G の間に下記の
式が成り立つ。Ｖ_S ＋Ｖ_G ＝−Ａ・Ｖ_D Ｖ’＋Ｖ_G −Ｖｎ＝Ｖ_D Ｖ_G ＝β（Ｖｎ＋Ｖ_D ）最初の二つの式にＶ_G を代入し、二つの式を組み合わせ
てＶ_D を消去すると、次式が得られる。Ｖ_S ＝［（Ａ＋β）／（β−１）］Ｖ’＋Ａ・Ｖｎ

【００３９】利得βは１に近いので、入力信号Ｖ’は雑
音よりもはるかに大きく増幅されるが、従来型の配置で
は雑音Ｖｎは有効信号Ｖ’と同じ電圧利得を受ける。実
際に、図１に示すような従来の配置では次式となる。Ｖ_S ＝−Ａ（Ｖ’−Ｖｎ）

【００４０】本発明の一つの利点は、入力端子Ｅ−と入
力端子４との間の等価雑音が係数β−１によって減衰さ
れることである。こうして、配置の等価入力雑音は、二
次増幅器５の利得が１に近くなると減少する。したがっ
て、抵抗器Ｒ（図３）を通過する電流Ｉ’に対する雑音
Ｖｎの影響は最小限に抑えられ、こうしてコンデンサＣ
の両端間の信号は最小限に抑えられる。こうして積分の
品質は向上する。

【００４１】増幅器５の利得βは１より低くなければな
らないことに留意すべきである。実際に、利得βが１よ
り高い場合には、増幅器５が抵抗器Ｒと入力電圧Ｖｉｎ
とを有するループ中にあるので、図３の配置は不安定に
なる。一つの具体例として、増幅器５の利得βは０．９
と０．９９との間に含まれる。

【００４２】本発明の一つの利点は、配置の所定の電圧
について、増幅器１を従来の配置よりも小さな固有利得
を伴って実現することもできることである。実際に、増
幅器１の利得は０に近い係数β−１によって割算され
る。こうして、増幅器１の段数を従来の配置に対して減
らすことが可能である。こうして、増幅器１を構成する
カスケード式トランジスタ段の数は最小限に抑えられ、
同時に配置のための高い開ループ利得を得る。増幅器の
トランジスタ数に依存する雑音Ｖｎを最小限に抑えるこ
とに加えて、これは配置の作動に必要な最低供給電圧を
低下させる。こうして低電圧、例えば約３Ｖで供給され
る低雑音を実現することができる。

【００４３】本発明の他の一つの利点は、増幅器の固有
利得が低下されるので、所定の雑音特性について、配置
のコストを低下させる増幅器１を実現するために雑音が
より大きなトランジスタを使用してもよい。

【００４４】図５は、抵抗器Ｒ（図３）が交換コンデン
サ配置で置き替えられた、本発明による積分配置の一実
施形態を示す。

【００４５】このような配置では、第１スイッチＫ１は
コンデンサＣ’と直列に接続され、第２スイッチＫ２は
端子３と端子Ｅ−の間に接続されている。コンデンサ
Ｃ’の各端子はさらに、それぞれがＫ’１とＫ’２であ
るスイッチを通じて端子４に接続されている。装置の残
りの部分は、図３に関して説明した配置に類似してい
る。スイッチＫ１、Ｋ’１とスイッチＫ２、Ｋ’２は交
互に閉じられる。例えば、スイッチＫ１、Ｋ’１は刻時
信号ＣＬＫによって制御されるが、スイッチＫ２、Ｋ’
２は信号ＣＬＫの補数に対応する信号

【００４６】

【外１】

【００４７】によって制御される。電圧Ｖ_G に基準付け
される増幅器１０の入力Ｅ−における電圧Ｖ’は、スイ
ッチＫ２、Ｋ’２が閉じられている期間中に存在する。

【００４８】図６は、本発明による積分配置の第２実施
形態を示す。図３の配置と図５の配置との相違は、処理
すべき信号Ｖｉｎが接地に基準付けされることである。
しかしながら、増幅器１の入力Ｅ−に加えられる電圧
Ｖ’はなおも二次増幅器によって設定された電圧Ｖ_G に
基準付けされる。実際に、入力Ｅ−における電圧Ｖ’
は、スイッチＫ２、Ｋ’２が閉じている期間中にだけ存
在する。端子Ｅ−は、スイッチＫ１またはコンデンサ
Ｃ’のいずれかによって、接地に基準付けされる電圧Ｖ
ｉｎから絶縁される。

【００４９】本発明による配置により、速度は主増幅器
１によって保証され、同時に雑音の影響は二次増幅器５
によって最小限に抑えられ、二つの増幅器は共に利得を
保証するので、雑音・利得・速度の競合的妥協が満足さ
れる（≡Ａ／β−１）。

【００５０】増幅器５は、必要な構成部分が少なく、ま
たその入力電圧と出力電圧の強さは（約数ミリボルト
と）非常に低いので、実現するのは特に簡単である。こ
こで配置の雑音は二次増幅器５に依存する。この増幅器
５の構成部分は非常に少ないので、この雑音は非常に低
い。

【００５１】図７は、本発明による二次非差動増幅器５
の一実施形態を示す。増幅器５は、バイアス電圧＋Ｖｐ
ｏｌと−Ｖｐｏｌの間に直列に接続された二つのＰ−Ｍ
ＯＳトランジスタＭＰ１、ＭＰ２から構成される。トラ
ンジスタＭＰ１のソースは電圧＋Ｖｐｏｌに接続されて
いる。そのドレーンは出力端子Ｓ’を構成する。トラン
ジスタＭＰ１のゲートは、端子Ｅ−に接続された入力端
子を構成する。トランジスタＭＰ２のソースはトランジ
スタＭＰ１のドレーンに接続されている。トランジスタ
ＭＰ２のゲートはそのドレーンに接続され、次いで−Ｖ
ｐｏｌに接続されている。増幅器５の利得βは次式によ
って設定される。 β＝ｇｍ１（ｒｄｓ１／／１／ｇｍ２）＝ｇｍ１／
［（１／ｒｄｓ１）＋ｇｍ２］ただし、ｇｍ１とｇｍ２は、トランジスタＭＰ１とＭＰ
２のそれぞれの相互コンダクタンス利得であり、ｒｄｓ
１はトランジスタＭＰ１の抵抗におけるドレーン・ソー
スである。

【００５２】ＭＯＳトランジスタの相互コンダクタンス
の反転はそのドレーン・ソース抵抗よりも一般に実質的
に小さいので、利得βは、トランジスタＭＰ１とＭＰ２
が同じ場合には１に近い。したがってさらに、利得βは
１より常に小さく、式の分子は分母よりも常に小さい。

【００５３】図８は、単一の入力を有する増幅器１０
（非差動）に適用される本発明の一実施形態を示す。増
幅器１０の入力端子Ｅは、前述のような二次増幅器５を
通じて、ここでは接地に接続されていない端子４に接続
されている。（ここではＶ’に対応する）処理すべき信
号Ｖｉｎは端子３と端子４の間に加えられ、端子４は浮
遊電圧Ｖ_G となっている。図４に関して先に述べた式
は、増幅器１０のＤＣ切替え（または伝導）しきい値Ｖ
_T を考慮して、この配置に適用される。こうして次の式
が得られる。Ｖ_S ＝［（Ａ＋β）／（β−１）］Ｖ’＋Ａ（Ｖｎ＋Ｖ
_T ）

【００５４】図８の配置を、例えば＋Ｖｐｏｌと−Ｖｐ
ｏｌの間に中心をおく切替えしきい値を有するインバー
タとして使用する場合には、Ｖ_T ＝０となる。図８の配
置を、例えば信号Ｖ’の簡単な増幅器として使用する場
合には、電圧Ｖ_T は、増幅器の伝導しきい値、例えば端
子Ｅを構成するゲートと、電流源を通じて電圧＋Ｖｐｏ
ｌに接続された端子Ｓを構成するドレーンと、−Ｖｐｏ
ｌにあるソースとを有するＭＯＳトランジスタのしきい
値電圧に対応する。この場合にも端子Ｅは入力インピー
ダンスによって端子３に接続してもよいことに留意すべ
きである。

【００５５】図９は、本発明による完全差動配置の一実
施形態を示す。図９に示す例は、図５に示す形式の交換
コンデンサ積分器配置である。

【００５６】図９の主増幅器１’は二つの出力部Ｓ１、
Ｓ２を含み、各出力部はコンデンサＣを通じて、それぞ
れＥ−、Ｅ＋である一つの入力に接続されている。この
配置は、処理すべき信号を加えるための二つの端子３、
３’を含む。この信号は、差動構造であるから、従来の
方法で二つの信号ＶｉｎとＶ’ｉｎに分断され、これら
の信号はそれぞれ端子３と３’に加えられる。しかしこ
れは同じ信号である。増幅器１’の各入力Ｅ−、Ｅ＋は
交換コンデンサ配置６、６’に結合されている。各配置
は、図５におけるように、コンデンサＣ’と直列のスイ
ッチＫ１とスイッチＫ２とを含み、スイッチＫ１は端子
３と端子Ｅ−の間に、スイッチＫ２は端子３’と端子Ｅ
＋の間にある。

【００５７】本発明によれば、増幅器１’の各出力部Ｅ
−、Ｅ＋はまた、それぞれが差動出力部を有する増幅器
５’の非反転（＋）と反転（−）である一つの入力に接
続される。増幅器５’の各出力部は、それぞれがＶｉｎ
とＶ’ｉｎである処理すべき信号の電圧を加えるため
の、一つの端子４、４’に接続されている。こうして、
増幅器５’は二つの端子４、４’に基準電圧Ｖ_G を定義
し、この基準電圧Ｖ_G は増幅器１’の等価入力雑音にサ
ーボ制御され、増幅器１’の入力Ｅ−、Ｅ＋に印加され
る電圧Ｖ’、Ｖ”は常に電圧Ｖ_G に基準付けされる。

【００５８】図９に示す配置の動作は、図５に関連して
説明した配置から推論される。浮動基準電圧Ｖ_G は端子
４と端子４’において同じ値を有し、配置は完全に対称
であることが注目されよう。

【００５９】また、図３または図６に示すような積分器
配置も類似の方法で完全差動配置に適合させることがで
き、各差動配置は正電圧と負電圧にそれぞれ連結された
二つの対称形部分に分断可能であることも注目されよ
う。

【００６０】さらに、本発明の実現は、配置が単一出力
増幅器に基づくものでも、または差動出力増幅器に基づ
くものであっても、出力段階のいかなる変更も必要とし
ないことが注目されよう。実際に、本発明は入力段階に
のみ関与するものである。

【００６１】もちろん、本発明の様々な改変および修正
があることは当業者には明白になろう。特に、配置の増
幅器の供給電圧＋Ｖｐｏｌ、−Ｖｐｏｌの選択は、積分
器が目的とする特定の適用に依存する。さらに、主増幅
器１の実用的な実現は、当業者が利用できる従来の技術
を利用し、また配置が入力インピーダンスを含む場合に
は、これは抵抗型、コンデンサ型、または誘導型のエレ
メント、またはこれらの型式のエレメントの組立品であ
ってもよい。

【００６２】このような改変、修正、および改良は、本
発明の意図と範囲に含まれるものである。したがって、
これまでの説明は単に例示のためであり、限定すること
を意図するものではない。本発明は、添付の特許請求の
範囲とその均等物で定義されるものによってのみ限定さ
れる。

【図面の簡単な説明】

【図１】既述の最新技術と関連する問題点を開示するた
めの図である。

【図２】既述の最新技術と関連する問題点を開示するた
めの図である。

【図３】本発明による低雑音配置の第１実施形態の図で
ある。

【図４】本発明による積分配置の等価線図である。

【図５】本発明による交換コンデンサ積分配置の第１実
施形態を示す図である。

【図６】本発明による交換コンデンサ積分配置の第２実
施形態を示す図である。

【図７】本発明による低雑音配置の二次増幅器の実施形
態を示す図である。

【図８】本発明による低雑音配置の第３増幅器の実施形
態を示す図である。

【図９】本発明による交換コンデンサ差動積分器配置の
実施形態を示す図である。

【符号の説明】

１増幅器２雑音発生器３入力端子４入力端子５二次増幅器６交換コンデンサ配置１０増幅器ＣコンデンサＣＬＫ刻時信号Ｅ入力端子Ｉ電流ＫスイッチＭＰＰ−ＭＯＳトランジスタＳ出力端子Ｖ電圧

Claims

【特許請求の範囲】

【請求項１】主増幅器（１、１’）と、少なくとも所
定の期間中に主増幅器の少なくとも一つの第１入力端子
（Ｅ−、Ｅ）に少なくとも一つの入力信号（Ｖ’）を加
えるための浮動基準電圧（Ｖ_G ）を生成する手段（５、
５’）を含み、この基準電圧（Ｖ_G ）が主増幅器の等価
入力雑音（Ｖｎ）にサーボ制御される配置。
【請求項２】前記手段が二次増幅器（５、５’）を含
み、この二次増幅器は、主増幅器（１、１’、１０）の
前記第１入力端子（Ｅ−、Ｅ）に直接接続された少なく
とも一つの第１入力端子、および前記基準電圧（Ｖ_G ）
を定義する少なくとも一つの第１出力端子（Ｓ’）を有
することを特徴とする、請求項１に記載の配置。
【請求項３】二次増幅器（５、５’）が１に近くそれ
より小さな電圧利得（β）を有することを特徴とする、
請求項２に記載の配置。
【請求項４】前記主増幅器（１０）が単一の入力端子
（Ｅ）を有することを特徴とする、請求項１ないし３の
いずれか一項に記載の配置。
【請求項５】主増幅器が、非反転入力（Ｅ＋）がそれ
ぞれ最高の正（＋Ｖｐｏｌ）と最低の負（−Ｖｐｏｌ）
である二つの供給電圧の間の中央電圧に接続され、反転
入力（Ｅ−）が主増幅器（１）の前記第１入力端子を構
成する、差動入力（Ｅ−、Ｅ＋）を有する増幅器（１）
であることを特徴とする、請求項１ないし３のいずれか
一項に記載の配置。
【請求項６】主増幅器（１）の前記入力（Ｅ−）がイ
ンピーダンス（Ｃ）を通じて主増幅器の出力端子（Ｓ）
に接続されて配置の出力端子を構成することを特徴とす
る、積分器配置を構成する請求項５に記載の配置。
【請求項７】主増幅器（１、１０）の第１入力端子
（Ｅ−、Ｅ）に加えられる入力信号が、配置の第１入力
端子（３）に加えられる処理すべき信号（Ｖ’）に対応
することを特徴とする、請求項１ないし６のいずれか一
項に記載の配置。
【請求項８】処理すべき信号（Ｖｉｎ）を受け取る配
置の第１入力端子（３）と主増幅器（１）の第１入力端
子（Ｅ−）との間に、入力インピーダンス（Ｒ、Ｃ’）
が接続されていることを特徴とする、請求項１ないし６
のいずれか一項に記載の配置。
【請求項９】二次増幅器（５）の前記出力端子
（Ｓ’）が、処理すべき信号（Ｖｉｎ、Ｖ’）を加える
ための第２端子（４）を構成することを特徴とする、請
求項２および７または８に記載の配置。
【請求項１０】主増幅器が差動入力（Ｅ−、Ｅ＋）と
差動出力部（Ｓ１、Ｓ２）を有する増幅器（１’）であ
り、各入力（Ｅ−、Ｅ＋）が入力信号（Ｖ’、Ｖ”）を
受信し、二次増幅器（５’）が差動入力と差動出力部とを有し、
各出力部が入力信号の一つを加えるための浮動電圧を定
義し、主増幅器の各入力が二次増幅器の一つの入力に直接接続
されていることを特徴とする、請求項１ないし３のいず
れか一項に記載の配置。
【請求項１１】主増幅器（５’）の各入力（Ｅ−、Ｅ
＋）がインピーダンス（Ｃ）を通じて主増幅器の出力端
子（Ｓ１、Ｓ２）に接続されて、配置の出力端子を構成
することを特徴とする、積分器配置を形成する請求項１
０に記載の配置。
【請求項１２】二つの入力インピーダンス（Ｃ’）が
それぞれ、処理すべき差動信号（Ｖｉｎ、Ｖ’ｉｎ）を
受信する配置の端子（３、３’）と主増幅器の一つの入
力端子（Ｅ−、Ｅ＋）との間に接続されていることを特
徴とする、請求項１０または１１に記載の配置。
【請求項１３】二次増幅器（５’）の各出力端子が、
処理すべき信号（Ｖｉｎ、Ｖ’ｉｎ）を加えるための第
２端子（４、４’）を構成することを特徴とする、請求
項２と１２に記載の配置。
【請求項１４】入力インピーダンス（Ｃ’）をこれが
接続されている主増幅器（１、１’）の入力端子（Ｅ
−、Ｅ＋）から周期的に切り離すように動作する切替え
手段（Ｋ１、Ｋ２、Ｋ’１、Ｋ’２）を含み、主増幅器
の前記入力信号（Ｖ’、Ｖ”）が、インピーダンス
（Ｃ’）が接続されている期間中は前記基準電圧（Ｖ
_G ）に基準付けされることを特徴とする、請求項８また
は１２に記載の配置。
【請求項１５】主増幅器（１、１’、１０）と二次増
幅器（５’）に同一の電圧（＋Ｖｐｏｌ、−Ｖｐｏｌ）
が供給されることを特徴とする、請求項２および請求項
３ないし１４のいずれか一項に記載の配置。