JPH0478214B2 - - Google Patents
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- JPH0478214B2 JPH0478214B2 JP61232309A JP23230986A JPH0478214B2 JP H0478214 B2 JPH0478214 B2 JP H0478214B2 JP 61232309 A JP61232309 A JP 61232309A JP 23230986 A JP23230986 A JP 23230986A JP H0478214 B2 JPH0478214 B2 JP H0478214B2
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- 239000003990 capacitor Substances 0.000 claims description 25
- 230000005540 biological transmission Effects 0.000 claims description 22
- 230000003071 parasitic effect Effects 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 238000005070 sampling Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、集積回路装置にかかり、特にアナロ
グ信号をデイジタル信号に変換するＡ／Ｄコンバ
ータ等コンデンサの電荷を制御する回路を含む集
積回路装置に関する。
グ信号をデイジタル信号に変換するＡ／Ｄコンバ
ータ等コンデンサの電荷を制御する回路を含む集
積回路装置に関する。
（従来の技術）
第４図に集積回路装置の一例として従来Ａ／Ｄ
コンバータに広く使用されている、逐次比較方式
の比較回路の一例を示す。
コンバータに広く使用されている、逐次比較方式
の比較回路の一例を示す。
この比較回路はコンデンサを用いて電荷を比較
する電荷比較形の回路でスイツチSW４および
SW５を直列接続したものとコンデンサＣ１およ
びＣ２を直列接続したものを並列接続し、スイツ
チSW５とコンデンサＣ２の接続点をスイツチ
SW３を介して接地し、スイツチSW４とコンデ
ンサＣ１の接続点にスイツチSW２を介して比較
対象の一方であるアナログ信号VAを入力し、ス
イツチSW４とスイツチSW５の接続中点に比較
対象の他方であるＤ／Ａコンバータの出力VD/Aを
入力し、コンデンサＣ１およびＣ２の接続中点ａ
には並列接続されたスイツチSW１とインバータ
INVを接続し、INVの出力側を比較出力Vputとし
ている。
する電荷比較形の回路でスイツチSW４および
SW５を直列接続したものとコンデンサＣ１およ
びＣ２を直列接続したものを並列接続し、スイツ
チSW５とコンデンサＣ２の接続点をスイツチ
SW３を介して接地し、スイツチSW４とコンデ
ンサＣ１の接続点にスイツチSW２を介して比較
対象の一方であるアナログ信号VAを入力し、ス
イツチSW４とスイツチSW５の接続中点に比較
対象の他方であるＤ／Ａコンバータの出力VD/Aを
入力し、コンデンサＣ１およびＣ２の接続中点ａ
には並列接続されたスイツチSW１とインバータ
INVを接続し、INVの出力側を比較出力Vputとし
ている。
この回路の動作を説明する。まずスイツチSW
１をオンするとインバータINVの入力とコンデ
ンサＣ１，Ｃ２との接続点ａ点はインバータ
INVの回路のスレツシユホールド電圧VTとなる。
サンプリング時には、スイツチSW１およびSW
２，SW３をオン状態とする。この時コンデンサ
Ｃ１に蓄積される電荷Ｑ１およびコンデンサＣ２
蓄積される電荷Ｑ２は、 Q1＝（VA−VT）・C1 ……(1) Q2＝−VT・C2 ……(2) と表わされる。
１をオンするとインバータINVの入力とコンデ
ンサＣ１，Ｃ２との接続点ａ点はインバータ
INVの回路のスレツシユホールド電圧VTとなる。
サンプリング時には、スイツチSW１およびSW
２，SW３をオン状態とする。この時コンデンサ
Ｃ１に蓄積される電荷Ｑ１およびコンデンサＣ２
蓄積される電荷Ｑ２は、 Q1＝（VA−VT）・C1 ……(1) Q2＝−VT・C2 ……(2) と表わされる。
次いで比較時には、スイツチSW１，SW２，
SW３をオフ状態とし、スイツチSW４，SW５を
オン状態とする。この時コンデンサＣ１に蓄積さ
れる電荷Ｑ１′およびコンデンサＣ２に蓄積され
る電荷Ｑ２′とは Q1′＝（VD/A−VX）・C1 ……(3) Q2′＝（VD/A−VX）・C2 ……(4) で表わされる。
SW３をオフ状態とし、スイツチSW４，SW５を
オン状態とする。この時コンデンサＣ１に蓄積さ
れる電荷Ｑ１′およびコンデンサＣ２に蓄積され
る電荷Ｑ２′とは Q1′＝（VD/A−VX）・C1 ……(3) Q2′＝（VD/A−VX）・C2 ……(4) で表わされる。
ただしVXはａ点の電位である。
ここでQ1＋Q2＝Q1′＋Q2′であるため、
VX＝VD/A＋VT−VA・C1／C1＋C2 ……(5)
となりC1＝C2であれば、
VX＝VD/A＋VT−１／２・VA ……(6)
となる。したがつてＤ／Ａコンバタからの出力
電圧VD/AをOVから電源電圧の1/2までの範囲で変
化させればインバータINVの出力から比較出力
Vputを得ることができる。
電圧VD/AをOVから電源電圧の1/2までの範囲で変
化させればインバータINVの出力から比較出力
Vputを得ることができる。
第５図は第４図に示すスイツチSW１〜SW５
をCMOSトランスミツシヨンゲートで実現した
場合の回路図を示したものである。また第６図は
MOSFETをモデル化した電気的等価回路で、ゲ
ート酸化膜１上に形成されたゲート電極２とソー
ス・ドレインを形成する拡散層３との間の各種寄
生容量を示している。第６図に示すようにゲート
電極２とソースおよびドレイン電極を形成する拡
散層３との間にはミラー容量と称される寄生容量
CMが存在する。
をCMOSトランスミツシヨンゲートで実現した
場合の回路図を示したものである。また第６図は
MOSFETをモデル化した電気的等価回路で、ゲ
ート酸化膜１上に形成されたゲート電極２とソー
ス・ドレインを形成する拡散層３との間の各種寄
生容量を示している。第６図に示すようにゲート
電極２とソースおよびドレイン電極を形成する拡
散層３との間にはミラー容量と称される寄生容量
CMが存在する。
また、MOSFETがオン状態になると、チヤネ
ル４が形成されるため、ゲート電極２とチヤネル
４との間およびチヤネル４と基板５との間に寄生
容量（CCG，CC，CG＝CM＋CCG）が生ずる。また
第５図に示すようにトランスミツシヨンゲートは
それぞれＰ型のMOSトランジスタ（TP1，TP2，
TP3）とＮ型MOSトランジスタ（TN1，TN2，
TN3）を相互接続してそれぞれのゲートに相補
型のゲート信号T1，1を与えることにより形成
される。同様にスイツチSW４，SW５も相補型
のMOSトランジスタで構成され、それぞれのゲ
ートには相補型のゲート信号T2，2が印加され
る。
ル４が形成されるため、ゲート電極２とチヤネル
４との間およびチヤネル４と基板５との間に寄生
容量（CCG，CC，CG＝CM＋CCG）が生ずる。また
第５図に示すようにトランスミツシヨンゲートは
それぞれＰ型のMOSトランジスタ（TP1，TP2，
TP3）とＮ型MOSトランジスタ（TN1，TN2，
TN3）を相互接続してそれぞれのゲートに相補
型のゲート信号T1，1を与えることにより形成
される。同様にスイツチSW４，SW５も相補型
のMOSトランジスタで構成され、それぞれのゲ
ートには相補型のゲート信号T2，2が印加され
る。
第６図に示したような寄生容量を考慮すると、
サンプリング時の等価回路は第７図に示すような
回路として表わされ、サンプリング期間（T1＝
“１”レベル）の時ａ点の電荷Qaは、 Qa＝（VA−VT）・C1−VT・C2＋（VDD−VT）
（CGN1＋CCP1）−VT・（CCN1＋CGP1） ……(7) となる。
サンプリング時の等価回路は第７図に示すような
回路として表わされ、サンプリング期間（T1＝
“１”レベル）の時ａ点の電荷Qaは、 Qa＝（VA−VT）・C1−VT・C2＋（VDD−VT）
（CGN1＋CCP1）−VT・（CCN1＋CGP1） ……(7) となる。
しかし、ゲート信号T1が“１”レベルから
“０”レベルに変化すると、MOSFETのチヤネ
ルとゲートとの間の寄生容量や、チヤネルと基板
間の寄生容量によりａ点の電荷QaはΔQaの変化
をすることになる。ここでΔQaは、 ΔQa≒（VDD−｜VthP｜）・CGP2＋（VDD−VA）・
CCP2−（VDD−VthN）・CGN2−VA・CCN2＋（VDD−｜
VthP｜）・CGP3−（VDD−VthN）・CGN3＋（VDD−｜
VthP｜）・CGP1＋（VDD−VT）・CCP1−（VDD−
VthN）・CGN1−VT・CCN1 ……(8) となる。ここで VthN：NMOSFETのスレツシユホールド電圧、
VthP：PMOSFETのスレツシユホールド電圧、
と表わされる。
“０”レベルに変化すると、MOSFETのチヤネ
ルとゲートとの間の寄生容量や、チヤネルと基板
間の寄生容量によりａ点の電荷QaはΔQaの変化
をすることになる。ここでΔQaは、 ΔQa≒（VDD−｜VthP｜）・CGP2＋（VDD−VA）・
CCP2−（VDD−VthN）・CGN2−VA・CCN2＋（VDD−｜
VthP｜）・CGP3−（VDD−VthN）・CGN3＋（VDD−｜
VthP｜）・CGP1＋（VDD−VT）・CCP1−（VDD−
VthN）・CGN1−VT・CCN1 ……(8) となる。ここで VthN：NMOSFETのスレツシユホールド電圧、
VthP：PMOSFETのスレツシユホールド電圧、
と表わされる。
この変動は微少な電荷の変動ではあるが、イン
バータINVの回路スレツシユホールド近傍での
変動であるため、コンパレータの誤差として表わ
れてしまう。
バータINVの回路スレツシユホールド近傍での
変動であるため、コンパレータの誤差として表わ
れてしまう。
この変動を軽減させるため、トランスミツシヨ
ンゲートのＰチヤネルMOSとＮチヤネル
MOSFETのゲートとドレインおよびチヤネル間
の容量CGP，CGNを同程度に設計することが考えら
れる。
ンゲートのＰチヤネルMOSとＮチヤネル
MOSFETのゲートとドレインおよびチヤネル間
の容量CGP，CGNを同程度に設計することが考えら
れる。
この場合の電荷の変動ΔQaはVthN≒｜VthP｜と
仮定して、 ΔQa＝（VDD−VA）・CCP2−VA・CCN2＋（VDD−
VT）・CCP1−VT・CCN1 ……(9) となる。
仮定して、 ΔQa＝（VDD−VA）・CCP2−VA・CCN2＋（VDD−
VT）・CCP1−VT・CCN1 ……(9) となる。
(9)式の第１項および第２項はスイツチSW２に
起因するものであり、第３項および第４項はスイ
ツチSW１に起因するものである。この場合、ス
イツチSW１を構成するトランスミツシヨンゲー
トでは回路スレツシユホールド電圧（VT≒1/2・
VDD）を伝達しているため、スイツチSW１で生
ずる電荷の差はＰチヤネルおよびＮチヤネル
MOSFETの基板濃度の違いによる単位面積当り
の容量の差に起因している。この場合の誤差は伝
達する電圧は一定であるため直線的になり、Ａ／
Ｄコンバータのオフセツト電圧を変える精度上の
対策を施すことによつて低減させることも可能で
ある。
起因するものであり、第３項および第４項はスイ
ツチSW１に起因するものである。この場合、ス
イツチSW１を構成するトランスミツシヨンゲー
トでは回路スレツシユホールド電圧（VT≒1/2・
VDD）を伝達しているため、スイツチSW１で生
ずる電荷の差はＰチヤネルおよびＮチヤネル
MOSFETの基板濃度の違いによる単位面積当り
の容量の差に起因している。この場合の誤差は伝
達する電圧は一定であるため直線的になり、Ａ／
Ｄコンバータのオフセツト電圧を変える精度上の
対策を施すことによつて低減させることも可能で
ある。
しかし、スイツチSW２で伝達されるアナログ
電圧VAはOVから電源電圧VDDの範囲まで任意の
電圧であるため、電圧範囲によつてはＰチヤネル
MOSのチヤネルと基板との間の電圧とＮチヤネ
ルMOSのチヤネルと基板との間の電圧が異なつ
てくる。すなわち、アナログ電圧VAがある電圧
の時のみ誤差は無くなるが、アナログ電圧VAが
その電圧より高い電圧であるか低い電圧であるか
によつてΔQaは−側の誤差あるいは＋側の誤差と
して表われ、比較回路の精度に直線性がなくなり
大きな問題を引きおこすことになる。
電圧VAはOVから電源電圧VDDの範囲まで任意の
電圧であるため、電圧範囲によつてはＰチヤネル
MOSのチヤネルと基板との間の電圧とＮチヤネ
ルMOSのチヤネルと基板との間の電圧が異なつ
てくる。すなわち、アナログ電圧VAがある電圧
の時のみ誤差は無くなるが、アナログ電圧VAが
その電圧より高い電圧であるか低い電圧であるか
によつてΔQaは−側の誤差あるいは＋側の誤差と
して表われ、比較回路の精度に直線性がなくなり
大きな問題を引きおこすことになる。
（発明が解決しようとする問題点）
このように、従来の集積回路装置では、トラン
スミツシヨンゲートをなすトランジスタにミラー
容量およびチヤネル容量の寄生容量が存在するこ
とから、相補形トランスミツシヨンゲートを用い
てコンデンサにある電圧を伝達した場合、特にＰ
チヤネルMOSとＮチヤネルMOSトランジスタの
チヤネルと基板間に生ずる電荷が異なるためトラ
ンスミツシヨンゲートを閉じた時にその電荷の差
に起因して誤動作を生じるという問題がある。
スミツシヨンゲートをなすトランジスタにミラー
容量およびチヤネル容量の寄生容量が存在するこ
とから、相補形トランスミツシヨンゲートを用い
てコンデンサにある電圧を伝達した場合、特にＰ
チヤネルMOSとＮチヤネルMOSトランジスタの
チヤネルと基板間に生ずる電荷が異なるためトラ
ンスミツシヨンゲートを閉じた時にその電荷の差
に起因して誤動作を生じるという問題がある。
そこで本発明は、トランジスタがオフになつた
ときに残存する寄生容量を吸収して誤動作の発生
を防止することができる集積回路装置を提供する
ことを目的とする。
ときに残存する寄生容量を吸収して誤動作の発生
を防止することができる集積回路装置を提供する
ことを目的とする。
（問題点を解決するための手段）
本発明の集積回路装置は、ソースまたはドレイ
ンの一方が信号入力端子に接続され、前記ソース
またはドレインの他方が容量性負荷と接続された
一導電型の第１のトランジスタと、この第１のト
ランジスタのソースおよびドレインにそのソース
およびドレインが共通接続された逆導電型の第２
のトランジスタとからなる相補形MOSトランジ
スタで構成されたトランスミツシヨンゲートと、
前記第１のトランジスタが有する寄生容量と等価
な寄生容量を有し、そのゲート電極が前記第２の
トランジスタのゲート電極に遅延素子を介して接
続され、そのソースまたはドレインの一方が前記
トランスミツシヨンゲートと前記コンデンサの接
続点に接続され、他方がオープンとされた一導電
型の第１の容量補償トランジスタと、前記第２の
トランジスタが有する寄生容量と等価な寄生容量
を有し、そのゲート電極が前記第１のトランジス
タのゲート電極に遅延素子を介して接続され、そ
のソースまたはドレインの一方が前記トランスミ
ツシヨンゲートと前記コンデンサの接続点に接続
され、他方がオープンとされた逆導電型の第２の
容量補償トランジスタとを備え、前記第１または
第２のトランジスタがオフになつたときにそれら
のソース、チヤネル、ドレインとゲート間、およ
びソース、チヤネル、ドレインと基板間に蓄積さ
れた電荷を前記遅延素子で遅延させて対応する同
一導電型の容量補償トランジスタのゲート電極に
移動させて、前記トランスミツシヨンゲートのチ
ヤネルに蓄積された電荷を吸収するようにしたこ
とを特徴とするするものある。
ンの一方が信号入力端子に接続され、前記ソース
またはドレインの他方が容量性負荷と接続された
一導電型の第１のトランジスタと、この第１のト
ランジスタのソースおよびドレインにそのソース
およびドレインが共通接続された逆導電型の第２
のトランジスタとからなる相補形MOSトランジ
スタで構成されたトランスミツシヨンゲートと、
前記第１のトランジスタが有する寄生容量と等価
な寄生容量を有し、そのゲート電極が前記第２の
トランジスタのゲート電極に遅延素子を介して接
続され、そのソースまたはドレインの一方が前記
トランスミツシヨンゲートと前記コンデンサの接
続点に接続され、他方がオープンとされた一導電
型の第１の容量補償トランジスタと、前記第２の
トランジスタが有する寄生容量と等価な寄生容量
を有し、そのゲート電極が前記第１のトランジス
タのゲート電極に遅延素子を介して接続され、そ
のソースまたはドレインの一方が前記トランスミ
ツシヨンゲートと前記コンデンサの接続点に接続
され、他方がオープンとされた逆導電型の第２の
容量補償トランジスタとを備え、前記第１または
第２のトランジスタがオフになつたときにそれら
のソース、チヤネル、ドレインとゲート間、およ
びソース、チヤネル、ドレインと基板間に蓄積さ
れた電荷を前記遅延素子で遅延させて対応する同
一導電型の容量補償トランジスタのゲート電極に
移動させて、前記トランスミツシヨンゲートのチ
ヤネルに蓄積された電荷を吸収するようにしたこ
とを特徴とするするものある。
遅延素子が抵抗であり、前記トランスミツシヨ
ンゲートを構成するトランジスタおよびこれと等
価な寄生容量を有する補償トランジスタが等しい
ゲート長およびゲート幅を有していると良い。
ンゲートを構成するトランジスタおよびこれと等
価な寄生容量を有する補償トランジスタが等しい
ゲート長およびゲート幅を有していると良い。
（作用）
このような構成によれば、トランスミツシヨン
ゲートを構成するトランジスタがオフした後、容
量補償トランジスタに新たなチヤネルが遅延して
発生し、トランスミツシヨンゲートのチヤネルに
蓄えられていた電荷をこの新たに発生したチヤネ
ルで吸収することができるため、誤動作の発生を
防止することができる。
ゲートを構成するトランジスタがオフした後、容
量補償トランジスタに新たなチヤネルが遅延して
発生し、トランスミツシヨンゲートのチヤネルに
蓄えられていた電荷をこの新たに発生したチヤネ
ルで吸収することができるため、誤動作の発生を
防止することができる。
（実施例）
第１図は本発明の集積回路装置の一実施例を示
すもので、一例としての電荷比較回路の回路図で
ある。
すもので、一例としての電荷比較回路の回路図で
ある。
スイツチSW１とコンデンサとの接続点（ａ
点）にそれぞれソースまたはドレインの一端が接
続され他端が開放された他の一対のCMOSトラ
ンジスタTP１１，TN１１を接続し、それぞれ
のゲートにはゲート信号T1，1をそれぞれ抵抗
R11，R12で遅延させたT1d，1dを接続するよう
に構成している。スイツチSW２に関してもｂ点
に関し同様な接続方法により新たに一対の
CMOSトランジスタTP21，TN21を接続しそれぞ
れのゲートに抵抗R21，R22で遅延したゲート信
号T1d，1dを印加する。
点）にそれぞれソースまたはドレインの一端が接
続され他端が開放された他の一対のCMOSトラ
ンジスタTP１１，TN１１を接続し、それぞれ
のゲートにはゲート信号T1，1をそれぞれ抵抗
R11，R12で遅延させたT1d，1dを接続するよう
に構成している。スイツチSW２に関してもｂ点
に関し同様な接続方法により新たに一対の
CMOSトランジスタTP21，TN21を接続しそれぞ
れのゲートに抵抗R21，R22で遅延したゲート信
号T1d，1dを印加する。
これらの新たなトランジスタは従来の回路にお
ける比較出力の誤差の原因がスイツチSW１，
SW２を構成するトランスミツシヨンゲートの寄
生容量に起因していることからこれらのスイツチ
SW１，SW２に前述したようにゲートとドレイ
ンおよびチヤネル間に生ずる寄生容量を同一に設
定するために付加されたものである。
ける比較出力の誤差の原因がスイツチSW１，
SW２を構成するトランスミツシヨンゲートの寄
生容量に起因していることからこれらのスイツチ
SW１，SW２に前述したようにゲートとドレイ
ンおよびチヤネル間に生ずる寄生容量を同一に設
定するために付加されたものである。
ここでは説明を簡略化するため、部分ごとに説
明することとし、第２図ａにｂ点に対して新たな
MOSトランジスタが付加された回路図を示し、
第２図ｂにトランジスタTP2，TN2におけるゲー
ト信号T1が“１”レベルから“０”レベルに変
化する場合の電気的等価回路を示す。
明することとし、第２図ａにｂ点に対して新たな
MOSトランジスタが付加された回路図を示し、
第２図ｂにトランジスタTP2，TN2におけるゲー
ト信号T1が“１”レベルから“０”レベルに変
化する場合の電気的等価回路を示す。
トランジスタTP2およびTN2においてゲート信
号T1が“１”レベルから“０”レベルに変化す
る直前にチヤネルと基板間に生じている電荷QtR2
は、 QtR2＝（VDD−VA）・CCP2−VA・CCN2 ……(10) であり、遅延ゲート信号T1dが“０”レベル、
遅延ゲート信号1dが“１”レベルになることに
より、トランジスタT21およびTN21のチヤネル
と基板との間に生ずる電荷Qd2は Qd2＝（VDD−VA）・CCTP21−VA・CCTN21
……（11） となりｂ点の電荷はゲート信号T1が“０”レ
ベル、ゲート信号1が“１”レベルになれば一
定であるため、電荷QtR2はサンプリング終了後ト
ランジスタTP21，TN21のチヤネルと基板間に生
ずる電荷Qd2となり、コンデンサＣ１に充電され
た電荷Ｑ１に影響を与えない。
号T1が“１”レベルから“０”レベルに変化す
る直前にチヤネルと基板間に生じている電荷QtR2
は、 QtR2＝（VDD−VA）・CCP2−VA・CCN2 ……(10) であり、遅延ゲート信号T1dが“０”レベル、
遅延ゲート信号1dが“１”レベルになることに
より、トランジスタT21およびTN21のチヤネル
と基板との間に生ずる電荷Qd2は Qd2＝（VDD−VA）・CCTP21−VA・CCTN21
……（11） となりｂ点の電荷はゲート信号T1が“０”レ
ベル、ゲート信号1が“１”レベルになれば一
定であるため、電荷QtR2はサンプリング終了後ト
ランジスタTP21，TN21のチヤネルと基板間に生
ずる電荷Qd2となり、コンデンサＣ１に充電され
た電荷Ｑ１に影響を与えない。
同様にａ点においてもMOSFET TP１，TP
２，TP１１，TN１１の各ゲートとドレインお
よびチヤネル間に生ずる寄生容量を同一に設定
し、トランジスタTP１１，TN１１のゲート電
極にそれぞれ遅延ゲート信号T1d，1dを接続す
ることによりａ点の電荷はゲート信号T1が“１”
レベルから“０”レベルへ、ゲート信号1が
“０”レベルから“１”レベルに変化してもサン
プリング時の電荷と同じにすることが可能とな
る。ｃ点の電位はサンプリング終了時はＮチヤネ
ルMOSFET TN３がオン状態であるため“０”
レベルとなる。
２，TP１１，TN１１の各ゲートとドレインお
よびチヤネル間に生ずる寄生容量を同一に設定
し、トランジスタTP１１，TN１１のゲート電
極にそれぞれ遅延ゲート信号T1d，1dを接続す
ることによりａ点の電荷はゲート信号T1が“１”
レベルから“０”レベルへ、ゲート信号1が
“０”レベルから“１”レベルに変化してもサン
プリング時の電荷と同じにすることが可能とな
る。ｃ点の電位はサンプリング終了時はＮチヤネ
ルMOSFET TN３がオン状態であるため“０”
レベルとなる。
この時ＰチヤネルMOSFET TP３はバツクゲ
ートバイアスされているためオフ状態となつてお
り、チヤネルは形成されていない。またトランジ
スタTN３ではチヤネルと基板とは同電位である
ようになつているためトランジスタTN３とTP
３とのゲート幅／ゲート長（Ｗ／Ｌ）を同一に設
定すれば、ｃ点の電荷はゲート信号T1，1の変
化により変動することはない。
ートバイアスされているためオフ状態となつてお
り、チヤネルは形成されていない。またトランジ
スタTN３ではチヤネルと基板とは同電位である
ようになつているためトランジスタTN３とTP
３とのゲート幅／ゲート長（Ｗ／Ｌ）を同一に設
定すれば、ｃ点の電荷はゲート信号T1，1の変
化により変動することはない。
このようにサンプリング終了時点でコンデンサ
Ｃ１およびＣ２の電荷Ｑ１，Ｑ２の変動が無くな
ればゲート信号T2，2が“１”、“０”レベルに
それぞれ変化する時、スイツチSW４，SW５を
構成するMOSトランジスタの寄生容量により電
荷の変動を生じてもスイツチSW４，SW５がオ
ン状態となるため、一定時間経過後電荷は安定し
誤差を生ずることなない。したがつて高精度の比
較回路が実現できる。
Ｃ１およびＣ２の電荷Ｑ１，Ｑ２の変動が無くな
ればゲート信号T2，2が“１”、“０”レベルに
それぞれ変化する時、スイツチSW４，SW５を
構成するMOSトランジスタの寄生容量により電
荷の変動を生じてもスイツチSW４，SW５がオ
ン状態となるため、一定時間経過後電荷は安定し
誤差を生ずることなない。したがつて高精度の比
較回路が実現できる。
第３図ａ，ｂ，ｃはそれぞれ本発明により新た
に設けられるトランジスタTP１１，TN１１，
TP２１，TN２１のチツプ上の構成例を示す平
面図である。第３図ａおよび第３図ｂはそれぞれ
ゲート幅をＷに保つた場合の例を示し、ゲート長
Ｌを変化させたもので、ゲート長Ｌを1/2にし、
チヤネルと基板間およびチヤネルとゲート電極間
に生じる寄生容量を半分にしたものが第３図ｂに
示す場合である。また第３図ｃはゲート幅をＷ／
２に縮小した場合で、ゲート電極２０の両側にソ
ース電極１０を形成し、これを電気的に接続して
等価的に第３図ｂに示す場合と同様の寄生容量が
得られるように構成してある。
に設けられるトランジスタTP１１，TN１１，
TP２１，TN２１のチツプ上の構成例を示す平
面図である。第３図ａおよび第３図ｂはそれぞれ
ゲート幅をＷに保つた場合の例を示し、ゲート長
Ｌを変化させたもので、ゲート長Ｌを1/2にし、
チヤネルと基板間およびチヤネルとゲート電極間
に生じる寄生容量を半分にしたものが第３図ｂに
示す場合である。また第３図ｃはゲート幅をＷ／
２に縮小した場合で、ゲート電極２０の両側にソ
ース電極１０を形成し、これを電気的に接続して
等価的に第３図ｂに示す場合と同様の寄生容量が
得られるように構成してある。
なお、以上の実施例においては逐次比較方式の
Ａ／Ｄコンバータで用いられる比較回路を例にあ
げて説明したが、コンデンサとこのコンデンサの
蓄積電荷量を制御するトランスミツシヨンゲート
を含む集積回路のすべてに本発明を適用すること
ができる。
Ａ／Ｄコンバータで用いられる比較回路を例にあ
げて説明したが、コンデンサとこのコンデンサの
蓄積電荷量を制御するトランスミツシヨンゲート
を含む集積回路のすべてに本発明を適用すること
ができる。
以上実施例に基づいて詳細に説明したように、
本発明ではコンデンサの電荷移動を制御する相補
形トランスミツシヨンゲートを構成する
MOSFETに対となるように容量補償トランジス
タを設け、トランスミツシヨンゲートのうちオフ
動作したトランジスタのミラー容量およびチヤネ
ル容量を吸収するようにしているので、安定した
動作を行う集積回路装置を得ることが可能とな
る。
本発明ではコンデンサの電荷移動を制御する相補
形トランスミツシヨンゲートを構成する
MOSFETに対となるように容量補償トランジス
タを設け、トランスミツシヨンゲートのうちオフ
動作したトランジスタのミラー容量およびチヤネ
ル容量を吸収するようにしているので、安定した
動作を行う集積回路装置を得ることが可能とな
る。
第１図は本発明の一実施例を示す比較回路の回
路図、第２図は第１図に示す比較回路の一部を示
す回路図とその等価回路図、第３図は本発明によ
る新たに付加されるMOSFETのパターンレイア
ウトを示す平面図、第４図は従来の比較回路の概
略構成回路図、第５図は第４図に示す回路の詳細
回路図、第６図はMOSFETをモデル化した構成
図、第７図は従来の比較回路のサンプリング時に
おける等価回路図をそれぞれ示したものである。 Ｃ１，Ｃ２……コンデンサ、TP１，TN１…
…スイツチSW１を構成するCMOSトランジス
タ、TP２，TN２……スイツチSW２を構成する
CMOSトランジスタ、TP１１，TN１１……ス
イツチSW１に新たに付加されたCMOSトランジ
スタ、TP２１，TN２１……スイツチSW２に新
たに付加されたCMOSトランジスタ、T1，1…
…ゲート信号、T1d，1d……遅延ゲート信号。
路図、第２図は第１図に示す比較回路の一部を示
す回路図とその等価回路図、第３図は本発明によ
る新たに付加されるMOSFETのパターンレイア
ウトを示す平面図、第４図は従来の比較回路の概
略構成回路図、第５図は第４図に示す回路の詳細
回路図、第６図はMOSFETをモデル化した構成
図、第７図は従来の比較回路のサンプリング時に
おける等価回路図をそれぞれ示したものである。 Ｃ１，Ｃ２……コンデンサ、TP１，TN１…
…スイツチSW１を構成するCMOSトランジス
タ、TP２，TN２……スイツチSW２を構成する
CMOSトランジスタ、TP１１，TN１１……ス
イツチSW１に新たに付加されたCMOSトランジ
スタ、TP２１，TN２１……スイツチSW２に新
たに付加されたCMOSトランジスタ、T1，1…
…ゲート信号、T1d，1d……遅延ゲート信号。
Claims (1)
- 【特許請求の範囲】 １ ソースまたはドレインの一方が信号入力端子
に接続され、前記ソースまたはドレインの他方が
容量性負荷と接続された一導電型の第１のトラン
ジスタと、この第１のトランジスタのソースおよ
びドレインにそのソースおよびドレインが共通接
続された逆導電型の第２のトランジスタとからな
る相補形MOSトランジスタで構成されたトラン
スミツシヨンゲートと、 前記第１のトランジスタが有する寄生容量と等
価な寄生容量を有し、そのゲート電極が前記第２
のトランジスタのゲート電極に遅延素子を介して
接続され、そのソースまたはドレインの一方が前
記トランスミツシヨンゲートと前記コンデンサの
接続点に接続され、他方がオープンとされた一導
電型の第１の容量補償トランジスタと、 前記第２のトランジスタが有する寄生容量と等
価な寄生容量を有し、そのゲート電極が前記第１
のトランジスタのゲート電極に遅延素子を介して
接続され、そのソースまたはドレインの一方が前
記トランスミツシヨンゲートと前記コンデンサの
接続点に接続され、他方がオープンとされた逆導
電型の第２の容量補償トランジスタとを備え、 前記第１または第２のトランジスタがオフにな
つたときにそれらのソース、チヤネル、ドレイン
とゲート間、およびソース、チヤネル、ドレイン
と基板間に蓄積された電荷を前記遅延素子で遅延
させて対応する同一導電型の容量補償トランジス
タのゲート電極に移動させて、前記トランスミツ
シヨンゲートのチヤネルに蓄積された電荷を吸収
するようにした集積回路装置。 ２ 遅延素子が抵抗であり、前記トランスミツシ
ヨンゲートを構成するトランジスタおよびこれと
等価な寄生容量を有する補償トランジスタが等し
いゲート長およびゲート幅を有していることを特
徴とする特許請求の範囲第１項記載の集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23230986A JPS6387023A (ja) | 1986-09-30 | 1986-09-30 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23230986A JPS6387023A (ja) | 1986-09-30 | 1986-09-30 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6387023A JPS6387023A (ja) | 1988-04-18 |
| JPH0478214B2 true JPH0478214B2 (ja) | 1992-12-10 |
Family
ID=16937183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23230986A Granted JPS6387023A (ja) | 1986-09-30 | 1986-09-30 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6387023A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5899033A (ja) * | 1981-12-09 | 1983-06-13 | Nec Corp | 集積回路装置 |
-
1986
- 1986-09-30 JP JP23230986A patent/JPS6387023A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5899033A (ja) * | 1981-12-09 | 1983-06-13 | Nec Corp | 集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6387023A (ja) | 1988-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |