JPH05218743A - Ｃｍｏｓ水晶発振回路 - Google Patents
Ｃｍｏｓ水晶発振回路Info
- Publication number
- JPH05218743A JPH05218743A JP1907492A JP1907492A JPH05218743A JP H05218743 A JPH05218743 A JP H05218743A JP 1907492 A JP1907492 A JP 1907492A JP 1907492 A JP1907492 A JP 1907492A JP H05218743 A JPH05218743 A JP H05218743A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- turned
- oscillation
- crystal oscillator
- crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【目的】発振動作の停止機能を有して高集積化が可能で
高精度なＣＭＯＳ水晶発振回路を提供することを目的と
する。 【構成】水晶発振器３１は水晶発振子Ｈと帰還抵抗Ｒを
並列に接続しその両端を各コンデンサＣを介して低電位
側電源に接続する。ＣＭＯＳインバータ回路３２は前記
水晶発振子Ｈの両端を入出力端子間に接続することによ
り発振動作を行う水晶発振回路用増幅回路である。トラ
ンスミッションゲート２１，２３およびＭＯＳトランジ
スタ２２，２４の各ゲートには制御回路２５からの制御
信号φ，バーφが入力され、発振動作を行うときはトラ
ンスミッションゲート２１，２３をオン状態にすると共
にＭＯＳトランジスタ２２，２４をオフ状態にし、発振
動作を停止するときはトランスミッションゲート２１，
２３をオフ状態にすると共にＭＯＳトランジスタ２２，
２４をオン状態にする。
高精度なＣＭＯＳ水晶発振回路を提供することを目的と
する。 【構成】水晶発振器３１は水晶発振子Ｈと帰還抵抗Ｒを
並列に接続しその両端を各コンデンサＣを介して低電位
側電源に接続する。ＣＭＯＳインバータ回路３２は前記
水晶発振子Ｈの両端を入出力端子間に接続することによ
り発振動作を行う水晶発振回路用増幅回路である。トラ
ンスミッションゲート２１，２３およびＭＯＳトランジ
スタ２２，２４の各ゲートには制御回路２５からの制御
信号φ，バーφが入力され、発振動作を行うときはトラ
ンスミッションゲート２１，２３をオン状態にすると共
にＭＯＳトランジスタ２２，２４をオフ状態にし、発振
動作を停止するときはトランスミッションゲート２１，
２３をオフ状態にすると共にＭＯＳトランジスタ２２，
２４をオン状態にする。
Description
【０００１】
【産業上の利用分野】本発明は水晶発振回路用増幅回路
としてＣＭＯＳインバータ回路を用いた水晶発振回路に
関するものである。
としてＣＭＯＳインバータ回路を用いた水晶発振回路に
関するものである。
【０００２】近年、半導体集積回路装置に設けられた水
晶発振回路においては、高精度化および高集積化に加え
て発振動作の停止機能が要求されている。
晶発振回路においては、高精度化および高集積化に加え
て発振動作の停止機能が要求されている。
【０００３】
【従来の技術】従来、外部装置としての水晶発振器３１
は、図２に示すように、水晶発振子Ｈ、帰還抵抗Ｒ、お
よび２つのコンデンサＣから構成されている。すなわ
ち、水晶発振子Ｈと帰還抵抗Ｒは並列に接続され、その
両端は各コンデンサＣを介して低電位側電源に接続され
ると共に、水晶発振器３１の両出力端子に接続されてい
る。
は、図２に示すように、水晶発振子Ｈ、帰還抵抗Ｒ、お
よび２つのコンデンサＣから構成されている。すなわ
ち、水晶発振子Ｈと帰還抵抗Ｒは並列に接続され、その
両端は各コンデンサＣを介して低電位側電源に接続され
ると共に、水晶発振器３１の両出力端子に接続されてい
る。
【０００４】そして、水晶発振器３１の両出力端子を、
内部装置に設けられている水晶発振回路用増幅回路とし
てのＣＭＯＳインバータ回路３２の入力端子および出力
端子に接続することにより、水晶発振回路３３が構成さ
れている。すなわち、水晶発振回路３３は、水晶発振器
３１から出力される発振信号をインバータ回路３２で増
幅して内部回路に出力している。
内部装置に設けられている水晶発振回路用増幅回路とし
てのＣＭＯＳインバータ回路３２の入力端子および出力
端子に接続することにより、水晶発振回路３３が構成さ
れている。すなわち、水晶発振回路３３は、水晶発振器
３１から出力される発振信号をインバータ回路３２で増
幅して内部回路に出力している。
【０００５】ところで、図２に示す水晶発振回路３３で
は任意に発振動作を停止することができない。そこで、
発振動作を任意に停止したい場合には、図３に示すよう
にインバータ回路３２の代わりにナンド回路３４を用い
た水晶発振回路３５が用いられる。すなわち、ナンド回
路３４の一方の入力端子は水晶発振器３１の出力端子に
接続され、ナンド回路３４の他方の入力端子には制御回
路（図示略）からＨレベルまたはＬレベルの制御信号が
入力されている。従って、水晶発振回路３５はＨレベル
の制御信号が入力されているとき発振動作を行い、Ｌレ
ベルの制御信号が入力されているときは発振動作を停止
している。
は任意に発振動作を停止することができない。そこで、
発振動作を任意に停止したい場合には、図３に示すよう
にインバータ回路３２の代わりにナンド回路３４を用い
た水晶発振回路３５が用いられる。すなわち、ナンド回
路３４の一方の入力端子は水晶発振器３１の出力端子に
接続され、ナンド回路３４の他方の入力端子には制御回
路（図示略）からＨレベルまたはＬレベルの制御信号が
入力されている。従って、水晶発振回路３５はＨレベル
の制御信号が入力されているとき発振動作を行い、Ｌレ
ベルの制御信号が入力されているときは発振動作を停止
している。
【０００６】
【発明が解決しようとする課題】ところで、水晶発振回
路３３のインバータ回路３２は、図４に示すようにＰチ
ャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳ
トランジスタ４２から構成されている。また、水晶発振
回路３５のナンド回路３４は、図５に示すようにＰチャ
ネルＭＯＳトランジスタ５１，５２およびＮチャネルＭ
ＯＳトランジスタ５３，５４から構成され、Ｐチャネル
ＭＯＳトランジスタ５２およびＮチャネルＭＯＳトラン
ジスタ５４の各ゲートに制御信号が入力されている。
尚、負荷容量ＣOUT は内部回路の入力容量と水晶発振器
３１の容量の合成容量である。従って、インバータ回路
３２およびナンド回路３４における負荷容量ＣOUT は等
しくなる。
路３３のインバータ回路３２は、図４に示すようにＰチ
ャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳ
トランジスタ４２から構成されている。また、水晶発振
回路３５のナンド回路３４は、図５に示すようにＰチャ
ネルＭＯＳトランジスタ５１，５２およびＮチャネルＭ
ＯＳトランジスタ５３，５４から構成され、Ｐチャネル
ＭＯＳトランジスタ５２およびＮチャネルＭＯＳトラン
ジスタ５４の各ゲートに制御信号が入力されている。
尚、負荷容量ＣOUT は内部回路の入力容量と水晶発振器
３１の容量の合成容量である。従って、インバータ回路
３２およびナンド回路３４における負荷容量ＣOUT は等
しくなる。
【０００７】インバータ回路３２およびナンド回路３４
の動作速度は、出力波形における立ち上がりの時定数τ
1 および立ち下がりの時定数τ2 によって決定され、時
定数τ1 ，τ2 が小さい程、動作速度は速くなる。ここ
で、高電位側電源ＶDDと出力ライン間のオン抵抗を「Ｒ
O1」、グランドと出力ライン間のオン抵抗を「ＲO2」と
すると、各時定数τ1 ，τ2 は式（１），（２）に示す
ようになる。
の動作速度は、出力波形における立ち上がりの時定数τ
1 および立ち下がりの時定数τ2 によって決定され、時
定数τ1 ，τ2 が小さい程、動作速度は速くなる。ここ
で、高電位側電源ＶDDと出力ライン間のオン抵抗を「Ｒ
O1」、グランドと出力ライン間のオン抵抗を「ＲO2」と
すると、各時定数τ1 ，τ2 は式（１），（２）に示す
ようになる。
【０００８】τ1 ＝ＲO1・ＣOUT ……（１） τ2 ＝ＲO2・ＣOUT ……（２） 水晶発振回路３５が発振動作を行っているときにはナン
ド回路３４にＨレベルの制御信号が入力されているた
め、ＰチャネルＭＯＳトランジスタ５２はオフ状態であ
る。そのため、ナンド回路３４におけるオン抵抗ＲO1は
ＰチャネルＭＯＳトランジスタ５１のオン抵抗に等しく
なる。また、インバータ回路３２におけるオン抵抗ＲO1
はＰチャネルＭＯＳトランジスタ４１のオン抵抗に等し
くなる。尚、ＭＯＳトランジスタのオン抵抗はトランジ
スタサイズの逆数に比例する。従って、ナンド回路３４
とインバータ回路３２の時定数τ1 を等しくする、即
ち、ナンド回路３４とインバータ回路３２の立ち上がり
の動作速度を同じにするには、ＰチャネルＭＯＳトラン
ジスタ４１とＰチャネルＭＯＳトランジスタ５１のトラ
ンジスタサイズを等しくすればよい。
ド回路３４にＨレベルの制御信号が入力されているた
め、ＰチャネルＭＯＳトランジスタ５２はオフ状態であ
る。そのため、ナンド回路３４におけるオン抵抗ＲO1は
ＰチャネルＭＯＳトランジスタ５１のオン抵抗に等しく
なる。また、インバータ回路３２におけるオン抵抗ＲO1
はＰチャネルＭＯＳトランジスタ４１のオン抵抗に等し
くなる。尚、ＭＯＳトランジスタのオン抵抗はトランジ
スタサイズの逆数に比例する。従って、ナンド回路３４
とインバータ回路３２の時定数τ1 を等しくする、即
ち、ナンド回路３４とインバータ回路３２の立ち上がり
の動作速度を同じにするには、ＰチャネルＭＯＳトラン
ジスタ４１とＰチャネルＭＯＳトランジスタ５１のトラ
ンジスタサイズを等しくすればよい。
【０００９】また、インバータ回路３２におけるオン抵
抗ＲO2はＮチャネルＭＯＳトランジスタ４２のオン抵抗
に等しくなる。一方、ナンド回路３４におけるオン抵抗
ＲO2はＮチャネルＭＯＳトランジスタ５３，５４の各オ
ン抵抗の和に等しくなる。従って、ナンド回路３４とイ
ンバータ回路３２の時定数τ2 を等しくする、即ち、ナ
ンド回路３４とインバータ回路３２の立ち下がりの動作
速度を同じにするには、ＮチャネルＭＯＳトランジスタ
５３，５４の各トランジスタサイズの逆数の和と、Ｎチ
ャネルＭＯＳトランジスタ４２のトランジスタサイズの
逆数とを等しくしなければならない。つまり、Ｎチャネ
ルＭＯＳトランジスタ４２，５３，５４の各トランジス
タサイズを「Ｗ42」, 「Ｗ53」, 「Ｗ54」とすると式
（３）が成り立つ。
抗ＲO2はＮチャネルＭＯＳトランジスタ４２のオン抵抗
に等しくなる。一方、ナンド回路３４におけるオン抵抗
ＲO2はＮチャネルＭＯＳトランジスタ５３，５４の各オ
ン抵抗の和に等しくなる。従って、ナンド回路３４とイ
ンバータ回路３２の時定数τ2 を等しくする、即ち、ナ
ンド回路３４とインバータ回路３２の立ち下がりの動作
速度を同じにするには、ＮチャネルＭＯＳトランジスタ
５３，５４の各トランジスタサイズの逆数の和と、Ｎチ
ャネルＭＯＳトランジスタ４２のトランジスタサイズの
逆数とを等しくしなければならない。つまり、Ｎチャネ
ルＭＯＳトランジスタ４２，５３，５４の各トランジス
タサイズを「Ｗ42」, 「Ｗ53」, 「Ｗ54」とすると式
（３）が成り立つ。
【００１０】１／Ｗ42＝１／Ｗ53＋１／Ｗ54……（３） このように、ナンド回路３４はインバータ回路３２に比
べて素子数が多い上に、動作速度を同じにするには、Ｐ
チャネルＭＯＳトランジスタ５１とＰチャネルＭＯＳト
ランジスタ４１のトランジスタサイズを等しくした上
で、ＮチャネルＭＯＳトランジスタ５３，５４のそれぞ
れのトランジスタサイズを、ＮチャネルＭＯＳトランジ
スタ４２のトランジスタサイズより大きくなければなら
ない。従って、水晶発振回路用増幅回路としてナンド回
路３４を用いる水晶発振回路３５は、インバータ回路３
２を用いる水晶発振回路３３と比べて、動作速度（また
は動作周波数）を同じにすると半導体基板上の占有面積
が大きくなり高集積化が難しいという問題がある。
べて素子数が多い上に、動作速度を同じにするには、Ｐ
チャネルＭＯＳトランジスタ５１とＰチャネルＭＯＳト
ランジスタ４１のトランジスタサイズを等しくした上
で、ＮチャネルＭＯＳトランジスタ５３，５４のそれぞ
れのトランジスタサイズを、ＮチャネルＭＯＳトランジ
スタ４２のトランジスタサイズより大きくなければなら
ない。従って、水晶発振回路用増幅回路としてナンド回
路３４を用いる水晶発振回路３５は、インバータ回路３
２を用いる水晶発振回路３３と比べて、動作速度（また
は動作周波数）を同じにすると半導体基板上の占有面積
が大きくなり高集積化が難しいという問題がある。
【００１１】また、インバータ回路３２およびナンド回
路３４のデューティ比は、各時定数τ1 ，時定数τ2 の
比によって決定される。すなわち、式（１），（２）に
示すように、デューティ比は各オン抵抗ＲO1，ＲO2の比
によって決定される。
路３４のデューティ比は、各時定数τ1 ，時定数τ2 の
比によって決定される。すなわち、式（１），（２）に
示すように、デューティ比は各オン抵抗ＲO1，ＲO2の比
によって決定される。
【００１２】従って、インバータ回路３２におけるデュ
ーティ比は、ＰチャネルＭＯＳトランジスタ４１のオン
抵抗とＮチャネルＭＯＳトランジスタ４２のオン抵抗の
比に等しくなる。一方、ナンド回路３４におけるデュー
ティ比は、ＰチャネルＭＯＳトランジスタ５１のオン抵
抗と、ＮチャネルＭＯＳトランジスタ５３，５４の各オ
ン抵抗の和の比に等しくなる。
ーティ比は、ＰチャネルＭＯＳトランジスタ４１のオン
抵抗とＮチャネルＭＯＳトランジスタ４２のオン抵抗の
比に等しくなる。一方、ナンド回路３４におけるデュー
ティ比は、ＰチャネルＭＯＳトランジスタ５１のオン抵
抗と、ＮチャネルＭＯＳトランジスタ５３，５４の各オ
ン抵抗の和の比に等しくなる。
【００１３】ここで、移動度を「β」、ゲート電圧を
「ＶG 」、しきい値電圧を「ＶTH」とすると、ＭＯＳト
ランジスタのオン抵抗ＲO は式（４）に示すようにな
る。 ＲO ＝１／〔β（ＶG −ＶTH）〕……（４） 複数のＭＯＳトランジスタにおいて、移動度βおよびし
きい値電圧ＶTHを同じにすることは製造上難しい。従っ
て、インバータ回路３２においてＰチャネルＭＯＳトラ
ンジスタ４１とＮチャネルＭＯＳトランジスタ４２の各
オン抵抗の比を合わせるのに比べて、ナンド回路３４に
おいてＰチャネルＭＯＳトランジスタ５１のオン抵抗と
ＮチャネルＭＯＳトランジスタ５３，５４の各オン抵抗
の和の比を合わせるのは製造上はるかに難しくなる。す
なわち、ナンド回路３４はインバータ回路３２に比べて
製造上デューティ比がバラツキやすい。
「ＶG 」、しきい値電圧を「ＶTH」とすると、ＭＯＳト
ランジスタのオン抵抗ＲO は式（４）に示すようにな
る。 ＲO ＝１／〔β（ＶG −ＶTH）〕……（４） 複数のＭＯＳトランジスタにおいて、移動度βおよびし
きい値電圧ＶTHを同じにすることは製造上難しい。従っ
て、インバータ回路３２においてＰチャネルＭＯＳトラ
ンジスタ４１とＮチャネルＭＯＳトランジスタ４２の各
オン抵抗の比を合わせるのに比べて、ナンド回路３４に
おいてＰチャネルＭＯＳトランジスタ５１のオン抵抗と
ＮチャネルＭＯＳトランジスタ５３，５４の各オン抵抗
の和の比を合わせるのは製造上はるかに難しくなる。す
なわち、ナンド回路３４はインバータ回路３２に比べて
製造上デューティ比がバラツキやすい。
【００１４】従って、水晶発振回路用増幅回路としてナ
ンド回路３４を用いる水晶発振回路３５は、インバータ
回路３２を用いる水晶発振回路３３に比べて、製造上の
デューティ比のバラツキにより発振精度が低くなるとい
う問題がある。
ンド回路３４を用いる水晶発振回路３５は、インバータ
回路３２を用いる水晶発振回路３３に比べて、製造上の
デューティ比のバラツキにより発振精度が低くなるとい
う問題がある。
【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、発振動作の停止機能を
有し、高集積化が可能で高精度なＣＭＯＳ水晶発振回路
を提供することにある。
れたものであって、その目的は、発振動作の停止機能を
有し、高集積化が可能で高精度なＣＭＯＳ水晶発振回路
を提供することにある。
【００１６】
【課題を解決するための手段】水晶発振器は、水晶発振
子と帰還抵抗を並列に接続し、その両端を各コンデンサ
を介して低電位側電源に接続している。水晶発振回路用
増幅回路であるＣＭＯＳインバータ回路は、その水晶発
振子の両端を入出力端子間に接続することにより発振動
作を行う。
子と帰還抵抗を並列に接続し、その両端を各コンデンサ
を介して低電位側電源に接続している。水晶発振回路用
増幅回路であるＣＭＯＳインバータ回路は、その水晶発
振子の両端を入出力端子間に接続することにより発振動
作を行う。
【００１７】第１のスイッチは、前記ＣＭＯＳインバー
タ回路の入力端子と前記水晶発振子の一端との間に接続
され、発振動作を行うときオンし発振動作を停止すると
きオフする。
タ回路の入力端子と前記水晶発振子の一端との間に接続
され、発振動作を行うときオンし発振動作を停止すると
きオフする。
【００１８】第２のスイッチは、前記ＣＭＯＳインバー
タ回路の入力端子と低電位側電源または高電位側電源と
の間に接続され、発振動作を行うときオフし発振動作を
停止するときオンする。
タ回路の入力端子と低電位側電源または高電位側電源と
の間に接続され、発振動作を行うときオフし発振動作を
停止するときオンする。
【００１９】第３のスイッチは、前記ＣＭＯＳインバー
タ回路の出力端子と前記水晶発振子の他端との間に接続
され、発振動作を行うときオンし発振動作を停止すると
きオフする。
タ回路の出力端子と前記水晶発振子の他端との間に接続
され、発振動作を行うときオンし発振動作を停止すると
きオフする。
【００２０】第４のスイッチは、前記ＣＭＯＳインバー
タ回路の出力端子と低電位側電源または高電位側電源と
の間に接続され、発振動作を行うときオフし発振動作を
停止するときオンする。
タ回路の出力端子と低電位側電源または高電位側電源と
の間に接続され、発振動作を行うときオフし発振動作を
停止するときオンする。
【００２１】
【作用】発振動作を行うときは、第１および第３のスイ
ッチをオンさせ、第２および第４のスイッチをオフさせ
る。従って、ＣＭＯＳインバータ回路の入出力端子は水
晶発振器に接続されると共に低電位側電源または高電位
側電源から遮断され発振動作を行う。
ッチをオンさせ、第２および第４のスイッチをオフさせ
る。従って、ＣＭＯＳインバータ回路の入出力端子は水
晶発振器に接続されると共に低電位側電源または高電位
側電源から遮断され発振動作を行う。
【００２２】また、発振動作を停止するときは、第１お
よび第３のスイッチをオフさせ、第２および第４のスイ
ッチをオンさせる。従って、ＣＭＯＳインバータ回路の
入出力端子は低電位側電源または高電位側電源に接続さ
れると共に水晶発振器から遮断され、オープン状態とな
って誤動作することなく発振動作を停止する。
よび第３のスイッチをオフさせ、第２および第４のスイ
ッチをオンさせる。従って、ＣＭＯＳインバータ回路の
入出力端子は低電位側電源または高電位側電源に接続さ
れると共に水晶発振器から遮断され、オープン状態とな
って誤動作することなく発振動作を停止する。
【００２３】このように、４つという少ない数のスイッ
チで発振動作の停止機能を有したＣＭＯＳ水晶発振を実
現することができる。
チで発振動作の停止機能を有したＣＭＯＳ水晶発振を実
現することができる。
【００２４】
【実施例】以下、本発明を具体化した一実施例を図１に
従って説明する。尚、本実施例において、図２，４に示
す従来例と同じ構成については符号を等しくしてその詳
細な説明を省略する。
従って説明する。尚、本実施例において、図２，４に示
す従来例と同じ構成については符号を等しくしてその詳
細な説明を省略する。
【００２５】インバータ回路３２の入力端子は、第１の
スイッチとしてのトランスミッションゲート２１を介し
て水晶発振器３１の一方の出力端子に接続されると共
に、第２のスイッチとしのＮチャネルＭＯＳトランジス
タ２２を介してグランドに接続されている。また、イン
バータ回路３２の出力端子は、第３のスイッチとしての
トランスミッションゲート２３を介して水晶発振器３１
の他方の出力端子に接続されると共に、第４のスイッチ
としてのＮチャネルＭＯＳトランジスタ２４を介してグ
ランドに接続されている。
スイッチとしてのトランスミッションゲート２１を介し
て水晶発振器３１の一方の出力端子に接続されると共
に、第２のスイッチとしのＮチャネルＭＯＳトランジス
タ２２を介してグランドに接続されている。また、イン
バータ回路３２の出力端子は、第３のスイッチとしての
トランスミッションゲート２３を介して水晶発振器３１
の他方の出力端子に接続されると共に、第４のスイッチ
としてのＮチャネルＭＯＳトランジスタ２４を介してグ
ランドに接続されている。
【００２６】制御回路２５はバッファとしてのインバー
タ回路２６を介してＨレベルまたはＬレベルの制御信号
φを出力すると共に、インバータ回路２６，２７を介し
て制御信号φの反転信号である制御信号バーφを出力す
る。その制御信号φは、各トランスミッションゲート２
１，２３を構成する各ＮチャネルＭＯＳトランジスタの
ゲートに入力される。また、制御信号バーφは、各トラ
ンスミッションゲート２１，２３を構成する各Ｐチャネ
ルＭＯＳトランジスタのゲートに入力されると共に、各
ＮチャネルＭＯＳトランジスタ２２，２４のゲートに入
力される。
タ回路２６を介してＨレベルまたはＬレベルの制御信号
φを出力すると共に、インバータ回路２６，２７を介し
て制御信号φの反転信号である制御信号バーφを出力す
る。その制御信号φは、各トランスミッションゲート２
１，２３を構成する各ＮチャネルＭＯＳトランジスタの
ゲートに入力される。また、制御信号バーφは、各トラ
ンスミッションゲート２１，２３を構成する各Ｐチャネ
ルＭＯＳトランジスタのゲートに入力されると共に、各
ＮチャネルＭＯＳトランジスタ２２，２４のゲートに入
力される。
【００２７】次に、上記のように構成された水晶発振回
路用増幅回路の動作について説明する。インバータ回路
２６からＨレベルの制御信号φが出力されると、インバ
ータ回路２７からはＬレベルの制御信号バーφが出力さ
れる。すると、両トランスミッションゲート２１，２３
はオンし、両ＮチャネルＭＯＳトランジスタはオフす
る。従って、インバータ回路３２の入出力端子は水晶発
振器３１の出力端子に接続されると共にグランドから遮
断され、従来例と同様に発振動作を行う。尚、トランス
ミッションゲート２１，２３のオン抵抗は水晶発振器３
１の帰還抵抗Ｒに比べて充分小さいので発振動作に影響
を与えることはない。また、トランスミッションゲート
２１，２３の信号伝播特性は信号のレベルに関係なく良
好なため、安定した発振動作を行うことができる。
路用増幅回路の動作について説明する。インバータ回路
２６からＨレベルの制御信号φが出力されると、インバ
ータ回路２７からはＬレベルの制御信号バーφが出力さ
れる。すると、両トランスミッションゲート２１，２３
はオンし、両ＮチャネルＭＯＳトランジスタはオフす
る。従って、インバータ回路３２の入出力端子は水晶発
振器３１の出力端子に接続されると共にグランドから遮
断され、従来例と同様に発振動作を行う。尚、トランス
ミッションゲート２１，２３のオン抵抗は水晶発振器３
１の帰還抵抗Ｒに比べて充分小さいので発振動作に影響
を与えることはない。また、トランスミッションゲート
２１，２３の信号伝播特性は信号のレベルに関係なく良
好なため、安定した発振動作を行うことができる。
【００２８】また、インバータ回路２６からＬレベルの
制御信号φが出力されると、インバータ回路２７からは
Ｈレベルの制御信号バーφが出力される。すると、両ト
ランスミッションゲート２１，２３はオフし、両Ｎチャ
ネルＭＯＳトランジスタ２２，２４はオンする。従っ
て、インバータ回路３２の入出力端子はグランドに接続
されると共に水晶発振器３１の出力端子から遮断され、
オープン状態となって誤動作することなく発振動作を停
止する。
制御信号φが出力されると、インバータ回路２７からは
Ｈレベルの制御信号バーφが出力される。すると、両ト
ランスミッションゲート２１，２３はオフし、両Ｎチャ
ネルＭＯＳトランジスタ２２，２４はオンする。従っ
て、インバータ回路３２の入出力端子はグランドに接続
されると共に水晶発振器３１の出力端子から遮断され、
オープン状態となって誤動作することなく発振動作を停
止する。
【００２９】このように、本実施例の水晶発振回路用増
幅回路においては、制御回路から出力される制御信号
φ，バーφにより任意に発振動作を停止することができ
る。また、インバータ回路３２は半導体基板上の占有面
積が同一ならばナンド回路３４より動作速度が速く動作
周波数を高くとることができる上に、トランスミッショ
ンゲート２１，２３およびＮチャネルＭＯＳトランジス
タ２２，２４の各トランジスタサイズはナンド回路３４
を構成する各ＭＯＳトランジスタ５１〜５４に比べて小
さいので、ナンド回路３４を用いた従来例の水晶発振回
路３５と同じ動作速度（動作周波数）でよければ本実施
例では高集積化が可能になる。さらに、インバータ回路
３２はナンド回路３４に比べて製造上デューティ比がバ
ラツキにくいため、本実施例では従来例の水晶発振回路
３５に比べて発振精度を高くすることができる。
幅回路においては、制御回路から出力される制御信号
φ，バーφにより任意に発振動作を停止することができ
る。また、インバータ回路３２は半導体基板上の占有面
積が同一ならばナンド回路３４より動作速度が速く動作
周波数を高くとることができる上に、トランスミッショ
ンゲート２１，２３およびＮチャネルＭＯＳトランジス
タ２２，２４の各トランジスタサイズはナンド回路３４
を構成する各ＭＯＳトランジスタ５１〜５４に比べて小
さいので、ナンド回路３４を用いた従来例の水晶発振回
路３５と同じ動作速度（動作周波数）でよければ本実施
例では高集積化が可能になる。さらに、インバータ回路
３２はナンド回路３４に比べて製造上デューティ比がバ
ラツキにくいため、本実施例では従来例の水晶発振回路
３５に比べて発振精度を高くすることができる。
【００３０】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、インバータ回路３２の入出力端子は
それぞれ、ＰチャネルＭＯＳトランジスタ２２，２４を
介して高電位側電源ＶDDに接続するようにしてもよい。
この場合も上記実施例と同様に、インバータ回路３２の
入出力端子がオープン状態になって誤動作することはな
い。
ではなく、例えば、インバータ回路３２の入出力端子は
それぞれ、ＰチャネルＭＯＳトランジスタ２２，２４を
介して高電位側電源ＶDDに接続するようにしてもよい。
この場合も上記実施例と同様に、インバータ回路３２の
入出力端子がオープン状態になって誤動作することはな
い。
【００３１】加えて、帰還抵抗Ｒは内部装置に設けても
よい。
よい。
【００３２】
【発明の効果】以上詳述したように本発明によれば、発
振動作の停止機能を有し、高集積化が可能で高精度なＣ
ＭＯＳ水晶発振回路を提供できる優れた効果がある。
振動作の停止機能を有し、高集積化が可能で高精度なＣ
ＭＯＳ水晶発振回路を提供できる優れた効果がある。
【図１】本発明を具体化した一実施例のＣＭＯＳ水晶発
振回路用増幅回路の回路図である。
振回路用増幅回路の回路図である。
【図２】従来例のＣＭＯＳ水晶発振回路用増幅回路の回
路図である。
路図である。
【図３】従来例のＣＭＯＳ水晶発振回路用増幅回路の回
路図である。
路図である。
【図４】インバータ回路３２の回路図である。
【図５】ナンド回路３４の回路図である。
Ｈ 水晶発振子 Ｒ 帰還抵抗 Ｃ コンデンサ ３１ 水晶発振器 ３２ ＣＭＯＳインバータ回路 ２１ 第１のスイッチとしてのトランスミッションゲー
ト ２２ 第２のスイッチとしてのＮチャネルＭＯＳトラン
ジスタ ２３ 第３のスイッチとしてのトランスミッションゲー
ト ２４ 第４のスイッチとしてのＮチャネルＭＯＳトラン
ジスタ
ト ２２ 第２のスイッチとしてのＮチャネルＭＯＳトラン
ジスタ ２３ 第３のスイッチとしてのトランスミッションゲー
ト ２４ 第４のスイッチとしてのＮチャネルＭＯＳトラン
ジスタ
Claims (2)
- 【請求項１】 水晶発振子（Ｈ）と帰還抵抗（Ｒ）を並
列に接続し、その両端を各コンデンサ（Ｃ）を介して低
電位側電源に接続した水晶発振器（３１）と、 前記水晶発振子（Ｈ）の両端を入出力端子間に接続する
ことにより発振動作を行う水晶発振回路用増幅回路とし
てのＣＭＯＳインバータ回路（３２）とから成るＣＭＯ
Ｓ水晶発振回路おいて、 前記ＣＭＯＳインバータ回路（３２）の入力端子と前記
水晶発振子（Ｈ）の一端との間に接続され、発振動作を
行うときオンし発振動作を停止するときオフする第１の
スイッチと、 前記ＣＭＯＳインバータ回路（３２）の入力端子と低電
位側電源または高電位側電源（ＶDD）との間に接続さ
れ、発振動作を行うときオフし発振動作を停止するとき
オンする第２のスイッチと、 前記ＣＭＯＳインバータ回路（３２）の出力端子と前記
水晶発振子（Ｈ）の他端との間に接続され、発振動作を
行うときオンし発振動作を停止するときオフする第３の
スイッチと、 前記ＣＭＯＳインバータ回路（３２）の出力端子と低電
位側電源または高電位側電源（ＶDD）との間に接続さ
れ、発振動作を行うときオフし発振動作を停止するとき
オンする第４のスイッチとを備えたことを特徴とするＣ
ＭＯＳ水晶発振回路。 - 【請求項２】 前記第１，３のスイッチはトランスミッ
ションゲート（２１，２３）から構成され、前記第２，
４のスイッチはＭＯＳトランジスタ（２２，２４）から
構成され、そのトランスミッションゲート（２１，２
３）およびＭＯＳトランジスタ（２２，２４）の各ゲー
トには制御回路（２５）からの制御信号（φ，バーφ）
が入力され、発振動作を行うときはトランスミッション
ゲート（２１，２３）をオン状態にすると共にＭＯＳト
ランジスタ（２２，２４）をオフ状態にし、発振動作を
停止するときはトランスミッションゲート（２１，２
３）をオフ状態にすると共にＭＯＳトランジスタ（２
２，２４）をオン状態にすることを特徴とする請求項１
記載のＣＭＯＳ水晶発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1907492A JPH05218743A (ja) | 1992-02-04 | 1992-02-04 | Ｃｍｏｓ水晶発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1907492A JPH05218743A (ja) | 1992-02-04 | 1992-02-04 | Ｃｍｏｓ水晶発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218743A true JPH05218743A (ja) | 1993-08-27 |
Family
ID=11989294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1907492A Pending JPH05218743A (ja) | 1992-02-04 | 1992-02-04 | Ｃｍｏｓ水晶発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009284335A (ja) * | 2008-05-23 | 2009-12-03 | Nippon Telegr & Teleph Corp <Ntt> | 発振回路 |
| CN110739911A (zh) * | 2019-11-04 | 2020-01-31 | 湖南品腾电子科技有限公司 | 稳定起振的晶体振荡器电路 |
-
1992
- 1992-02-04 JP JP1907492A patent/JPH05218743A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009284335A (ja) * | 2008-05-23 | 2009-12-03 | Nippon Telegr & Teleph Corp <Ntt> | 発振回路 |
| CN110739911A (zh) * | 2019-11-04 | 2020-01-31 | 湖南品腾电子科技有限公司 | 稳定起振的晶体振荡器电路 |
| CN110739911B (zh) * | 2019-11-04 | 2023-04-11 | 湖南品腾电子科技有限公司 | 稳定起振的晶体振荡器电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4464587A (en) | Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section | |
| JPS5855685B2 (ja) | ゾウフクカイロ | |
| KR100636763B1 (ko) | 발진 회로 | |
| JPH0323709A (ja) | 遅延回路 | |
| US3987315A (en) | Amplifier circuit | |
| US4749955A (en) | Low voltage comparator circuit | |
| JP3808306B2 (ja) | 同相モード除去機能を有する差動バッファ | |
| JPH05218743A (ja) | Ｃｍｏｓ水晶発振回路 | |
| JPH04115622A (ja) | カレントミラー型増幅回路及びその駆動方法 | |
| KR100695510B1 (ko) | 차동증폭기 | |
| WO1996038912A1 (fr) | Circuit a retard variable | |
| JPH0856142A (ja) | 高速コンパレータ回路 | |
| JPS62269512A (ja) | 電圧比較器 | |
| KR100327440B1 (ko) | 제로-크로싱 감지회로 | |
| JP3001341B2 (ja) | 半導体集積回路 | |
| JP3052039B2 (ja) | 入力アンプ回路 | |
| JPH01125108A (ja) | Ｆｅｔ負荷増幅回路 | |
| US20040145389A1 (en) | High speed current mode NOR logic circuit | |
| JPH0581088B2 (ja) | ||
| JP2616226B2 (ja) | 電圧制御発振回路 | |
| JP2947042B2 (ja) | 低位相差差動バッファ | |
| JPH0514171A (ja) | 入力バツフア回路 | |
| JPH04237214A (ja) | クロックドインバータ | |
| JPH0348313A (ja) | 定電圧回路 | |
| JPH01166612A (ja) | コンパレータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010529 |