JPH0317244B2 - - Google Patents
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- Publication number
- JPH0317244B2 JPH0317244B2 JP58200391A JP20039183A JPH0317244B2 JP H0317244 B2 JPH0317244 B2 JP H0317244B2 JP 58200391 A JP58200391 A JP 58200391A JP 20039183 A JP20039183 A JP 20039183A JP H0317244 B2 JPH0317244 B2 JP H0317244B2
- Authority
- JP
- Japan
- Prior art keywords
- transmission gate
- output terminal
- field effect
- effect transistor
- gate switch
- Prior art date
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- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 25
- 230000005669 field effect Effects 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000008054 signal transmission Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000035939 shock Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
- H03G11/08—Limiting rate of change of amplitude
Landscapes
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は集積回路に関し、特にトランスミツシ
ヨンゲート型のアナログスイツチを含む集積回路
に関する。
ヨンゲート型のアナログスイツチを含む集積回路
に関する。
（従来技術）
近年、トランスミツシヨンゲート型のアナログ
スイツチとラダー抵抗との組合わせにより、信号
レベルの減衰量をデジタル信号にて変えられると
いう特徴を生かした新たな分野が現われている。
スイツチとラダー抵抗との組合わせにより、信号
レベルの減衰量をデジタル信号にて変えられると
いう特徴を生かした新たな分野が現われている。
絶縁ゲート型電界効果トランジスタ（以下、単
にMOS型FETという）をアナログスイツチとし
て使用した場合、減衰量を変化させるためにスイ
ツチの切り変えを行なうと、アナログスイツチか
らグリツチが発生する。グリツチというのは
MOS型FETのゲートにパルスを印加した場合
に、ゲート−ドレイン及びソース間のオーバラツ
プ容量によつて発生する切り換えノイズのことで
ある。オーデイオ用の音量調節器にこの回路を利
用すると、このグリツヂは至命的な問題となる。
にMOS型FETという）をアナログスイツチとし
て使用した場合、減衰量を変化させるためにスイ
ツチの切り変えを行なうと、アナログスイツチか
らグリツチが発生する。グリツチというのは
MOS型FETのゲートにパルスを印加した場合
に、ゲート−ドレイン及びソース間のオーバラツ
プ容量によつて発生する切り換えノイズのことで
ある。オーデイオ用の音量調節器にこの回路を利
用すると、このグリツヂは至命的な問題となる。
第１図は従来のアナログスイツチを用いた音量
調節器の一例を示した回路図である。第１図にお
いて、１はCLOCK端子、DATA端子および
STROBE端子を有する制御回路であつて、トラ
ンスミツシヨンゲート７〜１０の開閉を制御す
る。入力端子INと接地との間には、ある一定の
相対比（抵抗比）をもつた抵抗２，３，４が直列
に接続され、これらは入力レベルの減衰量を決定
する。入力端子INと出力端子OUTとの間、なら
びに各抵抗の接続点と出力端子OUTとの間には、
MOS型FETで構成されたトランスミツシヨンゲ
ート７乃至１０が接続され、出力端子OUTと接
地との間に負荷抵抗６が接続されている。
調節器の一例を示した回路図である。第１図にお
いて、１はCLOCK端子、DATA端子および
STROBE端子を有する制御回路であつて、トラ
ンスミツシヨンゲート７〜１０の開閉を制御す
る。入力端子INと接地との間には、ある一定の
相対比（抵抗比）をもつた抵抗２，３，４が直列
に接続され、これらは入力レベルの減衰量を決定
する。入力端子INと出力端子OUTとの間、なら
びに各抵抗の接続点と出力端子OUTとの間には、
MOS型FETで構成されたトランスミツシヨンゲ
ート７乃至１０が接続され、出力端子OUTと接
地との間に負荷抵抗６が接続されている。
このような音量調節器において、制御回路１で
選択された任意のトランスミツシヨンゲートがオ
ンすることにより、所望の減衰量を得ることがで
きる。ところが、トランスミツシヨンゲートがオ
ンするたびに、出力端子OUTにグリツヂが現わ
れ、後段に出力されてしまう。
選択された任意のトランスミツシヨンゲートがオ
ンすることにより、所望の減衰量を得ることがで
きる。ところが、トランスミツシヨンゲートがオ
ンするたびに、出力端子OUTにグリツヂが現わ
れ、後段に出力されてしまう。
ステレオ用音量調節器では、このグリツチの問
題ばかりでなく、特性面においても低歪率という
ことが要求されてくることから、トランスミツシ
ヨンゲートのオン抵抗のバイアス依存性は極力小
さくしなければならない。オン抵抗を下げるため
には、トランジスタサイズを大きくしなければな
らない。以上のことから、トランスミツシヨンゲ
ートはトランジスタサイズの大きいPchFETと
NchFETを用い、さらにNchFETのＰウエルを
スイツチ切り換え時に制御する相補形構成のもの
が用いられている。
題ばかりでなく、特性面においても低歪率という
ことが要求されてくることから、トランスミツシ
ヨンゲートのオン抵抗のバイアス依存性は極力小
さくしなければならない。オン抵抗を下げるため
には、トランジスタサイズを大きくしなければな
らない。以上のことから、トランスミツシヨンゲ
ートはトランジスタサイズの大きいPchFETと
NchFETを用い、さらにNchFETのＰウエルを
スイツチ切り換え時に制御する相補形構成のもの
が用いられている。
ここでグリツチ（切り換えノイズ）の発生要因
を考えると、次の２点ある。第１点は先に述べた
ように、PchFET及びNchFETのゲート−ソー
ス及びゲート−ドレイン間のオーバラツプ容量へ
のフイード・スルーであり、第２点はNchFET
のＰウエル容量による影響がある。
を考えると、次の２点ある。第１点は先に述べた
ように、PchFET及びNchFETのゲート−ソー
ス及びゲート−ドレイン間のオーバラツプ容量へ
のフイード・スルーであり、第２点はNchFET
のＰウエル容量による影響がある。
第２図は従来のCMOS型（相補型構成）トラ
ンジスタの一例を示す断面図である。Ｎ型半導体
基板２１にＰ型ソース及びドレイン領域２７，２
８が設けられ、絶縁膜２５を介してゲート電極２
９が設けられている。一方、基板２１にＰウエル
２２を設け、Ｐウエル２２内にＮ型ソース及びド
レイン領域２３，２４が設けられ、ゲート電極２
５が形成されている。この結果、第２図に示すよ
うに、容量C1，C2，C3，C4およびC5が形成され
る。容量C1，C4はＰおよびＮチヤネルトランジ
スタのゲート−ソース及びドレイン間のオーバラ
ツプ容量である。これらの容量はゲート電位の変
動により充放電が行なわれ、この結果、ソース及
びドレイン電位が変化する。容量C2，C3および
C5は夫々Ｎチヤネルトランジスタのソース、ド
レイン容量およびウエル容量であり、先述したよ
うに、オン抵抗のバイアス依存性を低減する目的
で、Ｐウエル２２の電位をスイツチの切り換えに
より最低電位あるいはソース電位へ引つぱるた
め、ソース、ドレイン容量C2，C3とＰウエル容
量C5の充放電による影響を受ける。
ンジスタの一例を示す断面図である。Ｎ型半導体
基板２１にＰ型ソース及びドレイン領域２７，２
８が設けられ、絶縁膜２５を介してゲート電極２
９が設けられている。一方、基板２１にＰウエル
２２を設け、Ｐウエル２２内にＮ型ソース及びド
レイン領域２３，２４が設けられ、ゲート電極２
５が形成されている。この結果、第２図に示すよ
うに、容量C1，C2，C3，C4およびC5が形成され
る。容量C1，C4はＰおよびＮチヤネルトランジ
スタのゲート−ソース及びドレイン間のオーバラ
ツプ容量である。これらの容量はゲート電位の変
動により充放電が行なわれ、この結果、ソース及
びドレイン電位が変化する。容量C2，C3および
C5は夫々Ｎチヤネルトランジスタのソース、ド
レイン容量およびウエル容量であり、先述したよ
うに、オン抵抗のバイアス依存性を低減する目的
で、Ｐウエル２２の電位をスイツチの切り換えに
より最低電位あるいはソース電位へ引つぱるた
め、ソース、ドレイン容量C2，C3とＰウエル容
量C5の充放電による影響を受ける。
このように、MOS型FETの根本的な問題に起
因するグリツチは現状では避けることができない
という欠点があつた。
因するグリツチは現状では避けることができない
という欠点があつた。
（発明の目的）
本発明の目的は、スイツチ切換え時に生ずるグ
リツチを軽減したMOS型のトランスミツシヨン
ゲート型アナログスイツチを含む集積回路を提供
するものである。
リツチを軽減したMOS型のトランスミツシヨン
ゲート型アナログスイツチを含む集積回路を提供
するものである。
（発明の構成）
本発明の集積回路は、信号入力端とGNDとの
間にある任意の相対比をもつて接続された抵抗列
と、該抵抗列の分割点と出力端との間に接続され
た信号伝送路の開閉を行なうトランスミツシヨン
ゲートスイツチと、該トランスミツシヨンゲート
スイツチの開閉を制御する制御回路とを有し、さ
らに、出力端にグリツチ除去用回路と、該トラン
スミツシヨンゲートスイツチの開閉を制御する制
御信号に同期した信号を入力することにより該グ
リツチ除去用回路の制御を行なう信号を発生する
ミユーテイングパルス発生回路とを設けたことを
特徴とする。
間にある任意の相対比をもつて接続された抵抗列
と、該抵抗列の分割点と出力端との間に接続され
た信号伝送路の開閉を行なうトランスミツシヨン
ゲートスイツチと、該トランスミツシヨンゲート
スイツチの開閉を制御する制御回路とを有し、さ
らに、出力端にグリツチ除去用回路と、該トラン
スミツシヨンゲートスイツチの開閉を制御する制
御信号に同期した信号を入力することにより該グ
リツチ除去用回路の制御を行なう信号を発生する
ミユーテイングパルス発生回路とを設けたことを
特徴とする。
（実施例）
次に本発明の一実施例について図面を用いて詳
細に説明する。
細に説明する。
第３図は本発明の一実施例を示す回路図であ
る。信号入力端INとGND間にある任意の相対比
をもつた抵抗Ra乃至Rnが直列に接続されてい
る。この抵抗列の分割点と出力端子OUTとの間
には、信号伝送路３１ａ〜３１ｎの開閉を行なう
トランスミツシヨンゲート３２ａ〜３２ｎが接続
され、各トランスミツシヨンゲートは制御回路３
３によつてその開閉が制御される。Ｎチヤネル
MOSFET３４，３５は出力端OUTに接続されグ
リツチを除去するためのグリツチ除去回路を構成
し、これらグリツチ除去用ＮチヤネルFET３４，
３５はミユーテイングパルス発生回路３６でオ
ン、オフが制御される。ミユーテイングパルス発
生回路３６は制御回路３３で制御される。出力端
子OUTには負荷抵抗RLが接続されている。制御
回路３３は、クロツク（CLOCK）端子、ストロ
ーブ（STROBE）端子、およびデータ
（DATA）端子を有し、ストローブ端子に入力さ
れたストローブ信号に応答してデータ端子へのデ
ータ信号に決まるトランスミツシヨンゲートスイ
ツチをクロツク信号に同期してオンとする。
る。信号入力端INとGND間にある任意の相対比
をもつた抵抗Ra乃至Rnが直列に接続されてい
る。この抵抗列の分割点と出力端子OUTとの間
には、信号伝送路３１ａ〜３１ｎの開閉を行なう
トランスミツシヨンゲート３２ａ〜３２ｎが接続
され、各トランスミツシヨンゲートは制御回路３
３によつてその開閉が制御される。Ｎチヤネル
MOSFET３４，３５は出力端OUTに接続されグ
リツチを除去するためのグリツチ除去回路を構成
し、これらグリツチ除去用ＮチヤネルFET３４，
３５はミユーテイングパルス発生回路３６でオ
ン、オフが制御される。ミユーテイングパルス発
生回路３６は制御回路３３で制御される。出力端
子OUTには負荷抵抗RLが接続されている。制御
回路３３は、クロツク（CLOCK）端子、ストロ
ーブ（STROBE）端子、およびデータ
（DATA）端子を有し、ストローブ端子に入力さ
れたストローブ信号に応答してデータ端子へのデ
ータ信号に決まるトランスミツシヨンゲートスイ
ツチをクロツク信号に同期してオンとする。
ミユーテイングパルス発生回路３６は、制御回
路１からの信号に応答してグリツチ除去用
NchFET３４，３５のそれぞれのゲートに位相
が反転したミユーテイングパルスを印加し、ミユ
ーテイング状態を形成する。このミユーテイング
状態とは、グリツチ除去用NchFET３５がオン
することにより、信号レベルをGNDレベルまで
減衰させた状態をいう。このミユーテイング状態
に達している時間をミユーテイング期間と呼ぶ
と、このミユーテイング期間に信号伝送路中のト
ランスミツシヨンゲート３２ａ〜３２ｎのスイツ
チを切り換えれば、発生するグリツチはミユーテ
イングされ、グリツチが軽減された出力を得るこ
とができる。
路１からの信号に応答してグリツチ除去用
NchFET３４，３５のそれぞれのゲートに位相
が反転したミユーテイングパルスを印加し、ミユ
ーテイング状態を形成する。このミユーテイング
状態とは、グリツチ除去用NchFET３５がオン
することにより、信号レベルをGNDレベルまで
減衰させた状態をいう。このミユーテイング状態
に達している時間をミユーテイング期間と呼ぶ
と、このミユーテイング期間に信号伝送路中のト
ランスミツシヨンゲート３２ａ〜３２ｎのスイツ
チを切り換えれば、発生するグリツチはミユーテ
イングされ、グリツチが軽減された出力を得るこ
とができる。
トランスミツシヨンゲートスイツチ３２ａ〜３
２ｎで発生するグリツチは軽減することができた
が、ミユーテイングをかけるグリツチ除去用の
NchFET３４，３５から発生するグリツチの問
題が残る。
２ｎで発生するグリツチは軽減することができた
が、ミユーテイングをかけるグリツチ除去用の
NchFET３４，３５から発生するグリツチの問
題が残る。
グリツチ除去用のNchFET３４，３５はＰウ
エルを最低電位に固定しているため、発生するグ
リツチはゲート−ドレイン及びソース間のオーバ
ラツプ容量によるフイード・スルー分だけであ
る。このグリツチのレベルを数式で表現すると、
次式のようになる。
エルを最低電位に固定しているため、発生するグ
リツチはゲート−ドレイン及びソース間のオーバ
ラツプ容量によるフイード・スルー分だけであ
る。このグリツチのレベルを数式で表現すると、
次式のようになる。
ここで、VGはゲートにかかる電圧、RLは負荷
抵抗、Cnはオーバラツプ容量である。グリツチ
除去用のNchFET３４，３５の動作は、ミユー
トオン時にトランジスタ３５がオンし、トランジ
スタ３４がオフする。よつて、信号ラインは
GNDラインにトランジスタ３５のオン抵抗で接
地された状態となる。一方、ミユートオフ時に
は、トランジスタ３４がオンし、トランジスタ３
５がオフする。つまり、グリツチ除去用の
NchFET３４と３５のゲートにはそれぞれ逆極
性の電位がかかることになる。よつて、グリツチ
除去用のNchFET３４，３５を切り換える際の
グリツチレベルは、以下のような式で表わされ
る。
抵抗、Cnはオーバラツプ容量である。グリツチ
除去用のNchFET３４，３５の動作は、ミユー
トオン時にトランジスタ３５がオンし、トランジ
スタ３４がオフする。よつて、信号ラインは
GNDラインにトランジスタ３５のオン抵抗で接
地された状態となる。一方、ミユートオフ時に
は、トランジスタ３４がオンし、トランジスタ３
５がオフする。つまり、グリツチ除去用の
NchFET３４と３５のゲートにはそれぞれ逆極
性の電位がかかることになる。よつて、グリツチ
除去用のNchFET３４，３５を切り換える際の
グリツチレベルは、以下のような式で表わされ
る。
従つて、上式よりミユーテイングをかけること
で発生するグリツチはキヤンセルすることができ
る。
で発生するグリツチはキヤンセルすることができ
る。
第３図に示したグリツチ除去用のNchFET３
４，３５の制御を行なうミユーテイングパルス発
生回路３６はトランスミツシヨンゲートスイツチ
３２ａ〜３２ｎを切り換える信号（ストローブ信
号）からミユーテイングパルスを構成する。ま
た、NchFET３４，３５のゲートに加えるミユ
ーテイングパルスのタイミングずれはできる限り
最小としなければならない。これは、ステレオ用
音量調節器の場合には、ある任意の音量レベルが
絶えず信号として入力されているためにミユーテ
イング期間が長過ぎると逆に音切れという問題を
生ずるからである。従つて、最適なパルス巾を用
いなければならない。
４，３５の制御を行なうミユーテイングパルス発
生回路３６はトランスミツシヨンゲートスイツチ
３２ａ〜３２ｎを切り換える信号（ストローブ信
号）からミユーテイングパルスを構成する。ま
た、NchFET３４，３５のゲートに加えるミユ
ーテイングパルスのタイミングずれはできる限り
最小としなければならない。これは、ステレオ用
音量調節器の場合には、ある任意の音量レベルが
絶えず信号として入力されているためにミユーテ
イング期間が長過ぎると逆に音切れという問題を
生ずるからである。従つて、最適なパルス巾を用
いなければならない。
ミユーテイングパルス発生回路３６の一例を第
４図に示す。４つのインバータ３７〜３９，４
０，NORゲート４０、抵抗Ｒおよびコンデンサ
Ｃで構成され、ストローブ端子へのストローブ信
号供給に応答して位相が反転した二つの信号を発
生する。抵抗Ｒ及び容量Ｃを適切な値とすること
で、最適なパルス巾を実現でき、また容量Ｃを外
付けとすることで可変にすることもできる。
４図に示す。４つのインバータ３７〜３９，４
０，NORゲート４０、抵抗Ｒおよびコンデンサ
Ｃで構成され、ストローブ端子へのストローブ信
号供給に応答して位相が反転した二つの信号を発
生する。抵抗Ｒ及び容量Ｃを適切な値とすること
で、最適なパルス巾を実現でき、また容量Ｃを外
付けとすることで可変にすることもできる。
以上詳細に説明したように、本発明によれば、
スイツチ切り換え時に発生するグリツチを軽減し
たアナログスイツチを含む集積回路が得られるの
でその効果は大きい。
スイツチ切り換え時に発生するグリツチを軽減し
たアナログスイツチを含む集積回路が得られるの
でその効果は大きい。
尚、本発明は音量調整回路以外にも適用できる
ことは無論である。
ことは無論である。
第１図は従来のトランスミツシヨンゲートで構
成された音量調節器の一例を示す回路図、第２図
はCMOS型トランジスタの断面図、第３図は本
発明の一実施例の回路図、第４図はミユテイング
用パルス巾調整回路の一例を示す回路図である。 １……制御回路、２，３，４……抵抗、６……
負荷、７，８，９，１０……トランスミツシヨン
ゲート、２１……Ｎ型半導体基板、２２……Ｐウ
エル、２３，２４……NchFETのソース及びド
レイン、２５……絶縁膜、２６……NchFETの
ゲート、２７，２８……PchFETのソース及びド
レイン、２９……PchFETのゲート、C1，C2，
C3，C4，C5……容量、３１ａ〜３１ｎ……信号
伝送路、３２ａ〜３２ｎ……トランスミツシヨン
ゲート、３３……制御回路、３４……シヨツク音
除去用トランジスタ、３５……シヨツク音除去用
トランジスタ、３６……シヨツク音除去用トラン
ジスタを制御するためのスイツチング回路、Ra，
Rb，Rc，Rn……抵抗、RL……負荷抵抗、３７，
３８，３９，４１……インバータ、４０……
NOR回路、Ｒ……抵抗、Ｃ……容量、CLOCK
……クロツク信号、STrobe……ストローブ信号、
IN……信号入力端子、OUT……信号出力端子、
DATA……データ信号。
成された音量調節器の一例を示す回路図、第２図
はCMOS型トランジスタの断面図、第３図は本
発明の一実施例の回路図、第４図はミユテイング
用パルス巾調整回路の一例を示す回路図である。 １……制御回路、２，３，４……抵抗、６……
負荷、７，８，９，１０……トランスミツシヨン
ゲート、２１……Ｎ型半導体基板、２２……Ｐウ
エル、２３，２４……NchFETのソース及びド
レイン、２５……絶縁膜、２６……NchFETの
ゲート、２７，２８……PchFETのソース及びド
レイン、２９……PchFETのゲート、C1，C2，
C3，C4，C5……容量、３１ａ〜３１ｎ……信号
伝送路、３２ａ〜３２ｎ……トランスミツシヨン
ゲート、３３……制御回路、３４……シヨツク音
除去用トランジスタ、３５……シヨツク音除去用
トランジスタ、３６……シヨツク音除去用トラン
ジスタを制御するためのスイツチング回路、Ra，
Rb，Rc，Rn……抵抗、RL……負荷抵抗、３７，
３８，３９，４１……インバータ、４０……
NOR回路、Ｒ……抵抗、Ｃ……容量、CLOCK
……クロツク信号、STrobe……ストローブ信号、
IN……信号入力端子、OUT……信号出力端子、
DATA……データ信号。
Claims (1)
- １ 信号入力端と基準電位点との間に所定の相対
比をもつて接続された抵抗列と、この抵抗列の各
分割点と出力端との間に接続されたトランスミツ
シヨンゲートスイツチと、選択データに応答して
導通させるべきトランスミツシヨンゲートスイツ
チを切換える制御回路と、導通させるべきトラン
スミツシヨンゲートスイツチの切換えによつて前
記出力端に発生するグリツチを抑圧するためのグ
リツチ除去回路とを備え、前記グリツチ除去回路
は前記出力端と前記基準電位点との間にソース・
ドレイン路が接続された第１の電界効果トランジ
スタと前記出力端子にソース・ドレイン路の一端
が接続された第２の電界効果トランジスタとを有
し、前記制御回路は前記第１および第２の電界効
果トランジスタの導通・遮断を相補的に制御する
ための信号をこれらトランジスタのゲートに供給
する手段を含むとともに前記第１の電界効果トラ
ンジスタを導通状態にしている期間に導通させる
べきトランスミツシヨンゲートスイツチの切換え
を行なうことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200391A JPS6093812A (ja) | 1983-10-26 | 1983-10-26 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200391A JPS6093812A (ja) | 1983-10-26 | 1983-10-26 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6093812A JPS6093812A (ja) | 1985-05-25 |
| JPH0317244B2 true JPH0317244B2 (ja) | 1991-03-07 |
Family
ID=16423545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200391A Granted JPS6093812A (ja) | 1983-10-26 | 1983-10-26 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093812A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292804A (ja) * | 1987-05-26 | 1988-11-30 | Nippon Columbia Co Ltd | 数値制御形音量調整装置 |
| JPH0936722A (ja) * | 1995-07-14 | 1997-02-07 | Sgs Thomson Microelettronica Spa | 論理ゲートのアレイをソフト駆動するための方法及び装置、及びスイッチングの歪みの抑制方法 |
| DE69528521D1 (de) * | 1995-07-14 | 2002-11-14 | St Microelectronics Srl | Verfahren und Schaltung zur Unterdrückung von Schaltgeräuschen in digital gesteuerten Abschwächern |
| GB2415844B (en) * | 2004-06-30 | 2006-05-03 | Renesas Tech Corp | Wireless communication receiver |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597709A (en) * | 1979-01-22 | 1980-07-25 | Nippon Telegr & Teleph Corp <Ntt> | Analog signal amplifier circuit |
| JPS58161521A (ja) * | 1982-03-19 | 1983-09-26 | Matsushita Electric Ind Co Ltd | 電子ボリウム装置 |
| JPS5934717A (ja) * | 1982-08-20 | 1984-02-25 | Matsushita Electric Ind Co Ltd | 電子ボリウム装置 |
-
1983
- 1983-10-26 JP JP58200391A patent/JPS6093812A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597709A (en) * | 1979-01-22 | 1980-07-25 | Nippon Telegr & Teleph Corp <Ntt> | Analog signal amplifier circuit |
| JPS58161521A (ja) * | 1982-03-19 | 1983-09-26 | Matsushita Electric Ind Co Ltd | 電子ボリウム装置 |
| JPS5934717A (ja) * | 1982-08-20 | 1984-02-25 | Matsushita Electric Ind Co Ltd | 電子ボリウム装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6093812A (ja) | 1985-05-25 |
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