JPS61245714A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のインバータを有するＣＲ発振回路に関し
、特に発振回路の周囲温度依存性を大幅に改善するもの
である。

〔従来の技術〕

従来、この種の発振回路として第５図及び第６図に示す
回路が一般に使用されている。

図においてインバータ１１．１２．１３は、容量１８、
抵抗１５とともに周知のＣＭＯ３ＩＣによるマルチバイ
ブレークとして作動するように結線されている。外付抵
抗１５を除（他の回路部分は同一の半導体集積回路基板
上で形成されており、外付抵抗１５は集積回路基板上の
端子１６．１７を介して他の回路部分と接続されている
。１４は入力段となるインバータ１１のＭＯ３Ｏ３デカ
ゲート来サージから保護する周知の入力保護回路であり
、２個のダイオードと抵抗とから成っている。容量１８
は、ｂ１点に寄生容量を発生させないようにするため、
ＭＯ３容量のゲート側の電極をす３点に、ＭＯ３容量の
基板側をａ、点に接続しである。

そこで、第５．６図に示す周知のマルチバイブレータに
ついてその動作を説明する。ｂ３点電位が入力インバー
タ１１の人力しきい値電圧（以下ＶＴＲと略す）より低
い状態、すなわちｂ１点が“Ｌ”レベルの状態では、３
１点、Ｃ，点はそれぞれ“Ｌ”、“Ｈ”であり、ｂ、点
は抵抗１５を介して充電されてその電位は上昇する。５
３点の電位（以下Ｖ、と略す）がＶｔ＋ｔを越えると入
力インバータ１１は“Ｈ”レベルを検出して、ａ、点の
電位（以下Ｖ、と略す）は“Ｌ”から“Ｈ”へ、ｃ、点
の電位（以下ｖｃと略す）は“Ｈ′″から“Ｌ”へ変化
する。■、の変化に伴って、容量１８によってその電位
変化分Ｖ　ｅｃだけ、ｖｂは上昇しようとする。この場
合、Ｖ　ｃｃは電源電圧、ｖ。

は接地電位Ｏｖである。すなわち、■、、はｖＴＩＩか
らＶ　？ｌＩ　”　Ｖ　ｃｃに上昇しようとする。

しかしながら、ここで、保護回路１４内のダイオードの
ために動作電圧がクランプされて、ｙ　ｃｃ＋ｖＩｌま
でしか上昇しない。ここで■、はダイオードの順方向降
下電圧である。この瞬間から抵抗１５を介して放電し始
めて、Ｖｂ＝Ｖ□になるまで放電する。この間の時間ｔ
、はよく知られているように指数関数で求まる。

ｔ＋　＝　　Ｒ＋＋Ｃ＋＋ｆａ　　（Ｖｔｉ／　（Ｖｃ
ｃ＋ＶＤ　））・・・（１） ｖｂが■７つまで降下すると入力インバータ１１は“Ｌ
”レベルを検出し、出力３１点、０１点はそれぞれ“Ｌ
″、“Ｈ”となる。■、の変化に伴って、容量１８によ
りＶｌはＶＴＩＩ　　Ｖｃｃまで降下しようとするが、
保護回路１４内の保護ダイオードによりクランプされＶ
、＝−Ｖ、にとどまる。

この状態から抵抗１５を介して充電を開始して、Ｖｂ　
＝Ｖｖ＊になるまで充電する。この間の時間１ｔもよく
知られているように指数関数で求まる。

Ｌｘ　＝　　Ｒ＋＋Ｃｔ＋ｆｎ　　（（ＶｃＣＶＴＩ）
／（Ｖｃｃ＋ＶＤ））　　　　　・・・（２）このよう
にして発振周期Ｔはｔ、とｔ２の和として求まる。

Ｔ＝　　　ＲｚＣｚｌ−（ＶＴＩ・　（Ｖｃｃ　Ｖｙ＋
ｉ）バ■。＋Ｖゎ）ｔ〕　　・・・（３） 入力インバータ１１に、例えばＶ？１Ｉ＝Ｖｃｃ／　２
となるインバータを採用すれば、Ｔは（４）式となる。

Ｔ＝２ＲＣ１，１２〔１＋（■Ｉ、／■ｃｃ）〕・・・
（４） 〔発明が解決しようとする問題点〕 そこで、この（４）式から明らかなように、周期Ｔは電
源電圧■。に依存し、またダイオードの順方向降下電圧
ＶＤが大きな温度依存性を持っているため、周期Ｔは温
度依存性も大きくなってしまうという問題がある。

本発明は、上記問題点を解決すべく、例えば（４）式に
おいてＶＤ項を実質的に削除できるようにし、発振周期
が温度変化に対して極めて安定な発振回路を得ることを
目的とする。

〔問題点を解決するための手段〕

本発明は複数のインバータ、抵抗、及び第１の容量素子
を有するＣＲ発振回路において、入力段となるインバー
タへの入力信号レベルを所定範囲に制限する入力保護回
路と、前記第１の容量素子の一端に接続される中和回路
を含み、この中和回路は少なくとも前記入力保護回路に
よって発振動作点がクランプされないように動作点電位
を中和せしめるように構成されたことを特徴とする。

さらに、本発明の実施態様によれば、前記中和回路は、
前記容量素子の電位変化を抑える極性に接続された第２
の容量素子を含むことを特徴とする。

〔実施例〕

次に本発明の実施例について説明する。第１図、第２図
は本発明の第１実施例を示すものであり、インバータ２
１．２２．２３は容！２８と外付抵抗２５とによって、
第５図の従来回路と同様にマルチバイブレータを形成す
るように構成されている。２４は端子２６に到来する外
来サージから入力段となるインバータ２１のＭＯＳゲー
トや容量２８．２９のＭＯＳゲートを保護する入力保護
回路である。容量２９が電位補正用の容量であり、８２
点とは逆相で作動する０２点と高電位になることを避け
たいｂ２点との間に接続されている。

外付抵抗２５を除く他の回路は、同一の半導体集積回路
基板上にて構成されており、その同一基板上に設けられ
ている端子２６．２７を介して外付抵抗２５が接続され
ている。

また、第３図は本発明の第２実施例を示すものであり、
インバータ３１，３２．３３は容量３８と外付抵抗３５
とによって、第５図の従来回路と同様にマルチバイブレ
ータを形成するように構成されている。３４は端子３６
に到来する外来サージから入力段となるインバータ３１
のＭＯＳゲートや容量３８．３９のＭＯＳゲートを保護
する入力保護回路である。容量３９が電位補正用の容量
であり、本例の場合には高電位なる事を避けたいす１点
と接地点との間に接続されている。外付抵抗３５を除く
他の回路は、同一の半導体集積回路基板上にて構成され
ており、その同一基板上に設けられている端子３６．３
７を介して外付抵抗３５が接続されている。

また第４図の回路は、入力しきい値電圧ｖ７．がＶｃｃ
／　２となるインバータの例であり、第１．３図に示し
た入力段となるインバータ２１．３１に用いることがで
きる。このインバータ構造としては、入力側がｅ点、出
力側がｆ点である。ＰチャネルＭＯ３）ランジスタ（以
下ＰＭＯ３と略す）８５．８４は差動入力となっており
、ＰＭＯ３８４の入力電圧は抵抗９２．９３とによりＶ
、ｃ／　２となっている。ＰＭＯ３８０は抵抗９１とと
もに、定電流回路用のゲートバイアスを作っており、そ
のバイアス電圧がＰＭＯ３８１，８２に印加されている
。この結果ＰＭＯ３８１，８２は定電流源として作動す
る。ＮチャネルＭＯ３）ランジスタ（以下ＮＭＯ３と略
す）８６．８７はカレントミラー回路として作動する。

差動回路の出力は８ＭＯ８８８のゲートに接続され、さ
らにＣＭＯＳインバータ９０に接続され、出力１点に接
続される。

次に、上記構成による各実施例の作動を説明する。本実
施例の回路は、発振周期Ｔの電源電位依存性と温度依存
性とを無くする事を目的としている。

まず第１図の第１実施例によれば、第５図の従来回路と
ほぼ同じ回路構成において、容量２９を追加してｂ！点
電位を中和させた点に特徴がある。

すなわち、■、がＶ□より低い状態で外付抵抗２５を介
してＶ、が充電されて来て、■、がＶｔ＋ｔに到達した
時点において、Ｖｌｌ、　Ｖ、は第５図のときの動作説
明と同様に、それぞれＬ°から“Ｈ”へ、“Ｈ”から“
ＬｌへＶ　ｃｃだけ変化するが、■。

はＶ、から＋Ｃ□・Ｖ　ｃｃの影響をうけてｖｃからは
一〇ＺＲ・Ｖ　ｃｃの影響を受けて中和する。容易に計
算できるようにＣｔＩ＝３Ｃｔ□とすればｖｂの変化は
ｖｃｃ／２となる。

さらに入力段となるインバータ２１に第４図で示す如き
インバータを用いてＶｔ＊＝Ｖｃｃ／　２とすれば、第
１図に示す回路の発振周期Ｔは容易に計算できて（５）
、（６）弐となる。

Ｔ＝−Ｒｔｒ　（Ｃｗｔ　”　Ｃｚｚ）　Ｊ、ｌ（（Ｖ
ｔｉ　（ＶＣｃ−ＶＢ））／　　Ｃｖ□＋　（Ｖｃｃ／
　　２）　　）　　”　　］・・・（５） 従って、 Ｔ＝２Ｒ１，・　（Ｃ□十Ｃ２鵞）１．％２・・・（６
）この結果から明らかなように周期Ｔは、電源電圧ｖｃ
ｃにも温度にも依存しない、安定した値とすることがで
きる。

次に、第３図の第２実施例によれば、第５図の従来回路
とほぼ同じ回路構成に加えて、容量３９を加えてす８焦
電位を中和させた点に特徴がある。

その動作は第１図の場合と同様であるが、３３点におけ
る±Ｖ　ｃｃの変化が容量３８を介してｂ３点に伝達さ
れるが、容量３９のためにＣｓ＋／（Ｃｓｔ十Ｃｓｚ＞
に中和されてしまう点が特徴である。Ｃｓ。

＝Ｃ１８とすれば７５点の電位変化は■ｃｃ／２となり
、第１図の第１実施例の場合と同様である。そして入力
インバータ３１に第４図で示すＶ、１＝ｖｃｃ／２の差
動型インバータを用いれば、周期Ｔは（５）、（６）と
同様に（７）、（８）式のようになる。

Ｔ＝　　ＲｘＩ（Ｃｊｔ−Ｃｓｔ）　Ｊｆｉ（Ｖｒｔ　
（Ｖｃｃ−Ｖｔ＊）／　　Ｖｃ−）　　　　　　　　　
　・・・（７）従って、 Ｔ＝２Ｒ３＋・　（Ｃｓ＋＋Ｃ３ｚ）　ｉｎ　２・・・
（８）以上の例では半導体集積回路外には抵抗２５．３
５だけを外部に出して２端子による発振回路を示したが
、周知のようなａＺ、２２点も外部端子として設けた３
端子による発振回路の場合にも、全く同様にして本発明
を適用できる。それは上記実施例の単なる変形にすぎな
いので説明は省略する。

〔発明の効果〕

上述した如く本発明によれば、ＣＲ発振回路における容
量素子の一端に中和回路を接続して発振動作点がクラン
プされないように動作点電位を中和せしめるように構成
しているから、温度依存要素を実質的に削除でき、温度
変化に対して発振周期を橿めて安定にできる。

【図面の簡単な説明】

第１図と第２図は本発明の第１実施例を示す回路図、信
号波形図、第３図は本発明の第２実施例を示す回路図、
第４図は入力しきい値電圧Ｖｔ＋ｔがＶｙ＊＝Ｖｃｃ／
　２となるインバータの例を呆す回路図、第５図と第６
図は従来例を示す回路図と信号波形図である。 ２１．２２．２３．３１，３２．３３・・・インバータ
、２８．３８・・・第１の容量素子となる容量。 ２９．３９・・・第２の容量素子となる容量、２５゜３
５・・・外付抵抗、２４．３４・・・入力保護回路。

Claims (2)

【特許請求の範囲】
1. （１）複数のインバータ、抵抗、及び第１の容量素子を
   有するＣＲ発振回路において、入力段となるインバータ
   への入力信号レベルを所定範囲に制限する入力保護回路
   と、前記第１の容量素子の一端に接続される中和回路を
   含み、この中和回路は少なくとも前記入力保護回路によ
   って発振動作点がクランプされないように動作点電位を
   中和せしめるように構成された発振回路。
2. （２）前記中和回路は、前記容量素子の電位変化を抑え
   る極性に接続された第２の容量素子を含むことを特徴と
   する特許請求の範囲第１項記載の発振回路。