KR102450738B1 - 소스 구동 회로 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

디스플레이 장치의 소스 구동 회로는, 디스플레이 패널에 연결되는 복수의 연결 노드들을 각각 구동하기 위한 복수의 단위 구동 회로들을 포함하고, 상기 복수의 단위 구동 회로들의 각각은, 복수의 드라이버 회로들 및 복수의 출력 스위치들을 포함한다. 상기 복수의 드라이버 회로들은 복수의 디지털 데이터 신호들에 대한 아날로그 변환 및 증폭 동작을 수행하여 복수의 아날로그 데이터 신호들을 발생한다. 상기 복수의 출력 스위치들은 상기 복수의 연결 노드들 중 상응하는 연결 노드 및 상기 복수의 드라이버 회로들 사이에 병렬로 연결되어 상기 복수의 아날로그 데이터 신호들을 교번적으로(alternately) 상기 상응하는 연결 노드에 전달한다. 각각의 연결 노드에 복수의 단위 구동 회로들을 배치함으로써 소스 안정화 시간을 단축하고 디스플레이 장치의 성능을 향상시킨다.

Description

소스 구동 회로 및 이를 포함하는 디스플레이 장치{Source driving circuit and display device including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 소스 구동 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.
디스플레이 장치에 포함된 디스플레이 패널의 해상도가 증가함에 따라서 디스플레이 패널을 구동하는 소스 구동 회로의 구동 주파수가 증가한다. 구동 주파수가 증가할수록 소스 구동 회로에 요구되는 소스 안정화 시간(source settling time)이 짧아진다.
또한 디스플레이 장치의 해상도 및 사이즈가 증가할수록 소스 구동 회로의 구동 부하가 증가하고, 이러한 구동 부하의 증가는 소스 안정화 시간을 증가시키는 요인이 된다. 여기서 소스 안정화 시간이란 소스 구동 회로에서 출력된 데이터 전압 또는 구동 전압이 디스플레이 패널의 상응하는 픽셀의 위치에서 일정한 수준의 전압 레벨로 안정화되기까지의 시간을 나타낸다.
이러한 소스 안정화 시간을 단축하기 위하여 소스 구동 회로의 슬루율(slew rate)를 증가시킬 수 있다. 그러나 슬루율을 증가시키기 위하여 소스 구동 회로에 포함된 소스 드라이버 또는 증폭기의 구동 능력을 증가시키거나 구동 전압의 레벨을 증가시키는 것은 일정한 한계가 있다.
또한 소스 드라이버가 제공하는 데이터 전압의 고속 슬루율(fast slew rate)에 따른 데이터 전압의 상승 및 하강 에지의 기울기의 증가는 큰 전류 피크를 유발하게 된다. 큰 전류 피크는 디스플레이 장치에 전자기적 간섭(EMI, electromagnetic interference) 및 용량성 노이즈(capacitive noise)를 야기시키는 원인이 되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적으로 소스 안정화 시간을 감소할 수 있는 디스플레이 장치의 소스 구동 회로를 제공하는 것이다.
또한 본 발명의 일 목적은, 효율적으로 소스 안정화 시간을 감소할 수 있는 소스 구동 회로를 포함하는 디스플레이 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디스플레이 장치의 소스 구동 회로는, 디스플레이 패널에 연결되는 복수의 연결 노드들을 각각 구동하기 위한 복수의 단위 구동 회로들을 포함하고, 상기 복수의 단위 구동 회로들의 각각은, 복수의 드라이버 회로들 및 복수의 출력 스위치들을 포함한다. 상기 복수의 드라이버 회로들은 복수의 디지털 데이터 신호들에 대한 아날로그 변환 및 증폭 동작을 수행하여 복수의 아날로그 데이터 신호들을 발생한다. 상기 복수의 출력 스위치들은 상기 복수의 연결 노드들 중 상응하는 연결 노드 및 상기 복수의 드라이버 회로들 사이에 병렬로 연결되어 상기 복수의 아날로그 데이터 신호들을 교번적으로(alternately) 상기 상응하는 연결 노드에 전달한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디스플레이 장치의 소스 구동 회로는, 제1 입력 노드를 통하여 수신되는 제1 디지털 데이터 신호에 대한 아날로그 변환 및 증폭 동작을 수행하여 제1 출력 노드를 통하여 제1 아날로그 데이터 신호를 출력하는 제1 드라이버 회로, 제2 입력 노드를 통하여 수신되는 제2 디지털 데이터 신호에 대한 아날로그 변환 및 증폭 동작을 수행하여 제2 출력 노드를 통하여 제2 아날로그 데이터 신호를 출력하는 제2 드라이버 회로, 디스플레이 패널에 연결되는 연결 노드 및 상기 제1 출력 노드 사이에 연결되는 제1 출력 스위치 및 상기 연결 노드 및 상기 제2 출력 노드 사이에 연결되는 제2 출력 스위치를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디스플레이 장치는, 복수의 데이터 라인들 및 복수의 게이트 라인들에 연결되는 복수의 픽셀들을 포함하는 디스플레이 패널 및 상기 디스플레이 패널에 연결되는 복수의 연결 노드들을 각각 구동하기 위한 복수의 단위 구동 회로들을 포함하는 소스 구동 회로를 포함한다. 상기 단위 구동 회로들의 각각은 전술한 바와 같은 복수의 드라이버 회로들 및 복수의 출력 스위치들을 포함한다.
본 발명의 실시예들에 따른 소스 구동 회로 및 이를 포함하는 디스플레이 장치는 디스플레이 패널을 구동하기 위한 각각의 연결 노드에 복수의 단위 구동 회로들을 배치함으로써 소스 안정화 시간을 단축하고 디스플레이 장치의 성능을 향상시킬 수 있다.
본 발명의 실시예들에 따른 소스 구동 회로 및 이를 포함하는 디스플레이 장치는, 각각의 연결 노드에 복수의 단위 구동 회로들을 이용하여 하나의 단위 구동 회로가 하나의 픽셀 데이터에 상응하는 아날로그 데이터 신호를 출력하는 동안에 다른 픽셀 데이터에 상응하는 디지털 데이터 신호에 대한 아날로그 변환 및 증폭 동작을 수행함으로써 소스 안정화 시간을 효율적으로 단축할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 2는 도 1의 디스플레이 장치에 포함되는 단위 구동 회로의 일 실시예를 나타내는 도면이다.
도 3은 도 2의 단위 구동 회로의 동작을 나타내는 타이밍도이다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 5a 및 5b는 도 4의 디스플레이 패널에 포함되는 픽셀들의 실시예들을 나타내는 회로도들이다.
도 6은 본 발명의 실시예들에 따른 소스 구동 회로를 나타내는 블록도이다.
도 7은 도 4의 디스플레이 장치에 포함되는 디스플레이 패널의 픽셀 배열 구조의 일 예를 나타내는 도면이다.
도 8은 도 7의 픽셀 배열 구조에 상응하는 단위 구동 회로의 일 실시예를 나타내는 도면이다.
도 9는 도 8의 단위 구동 회로의 동작을 나타내는 타이밍도이다.
도 10은 도 4의 디스플레이 장치에 포함되는 디스플레이 패널의 픽셀 배열 구조의 일 예를 나타내는 도면이다.
도 11은 도 10의 픽셀 배열 구조에 상응하는 단위 구동 회로의 일 실시예를 나타내는 도면이다.
도 12는 도 11의 단위 구동 회로의 동작을 나타내는 타이밍도이다.
도 13은 도 7의 픽셀 배열 구조에 상응하는 단위 구동 회로의 일 실시예를 나타내는 도면이다.
도 14는 도 13의 단위 구동 회로의 동작을 나타내는 타이밍도이다.
도 15는 본 발명의 실시예들에 따른 디스플레이 장치의 소스 구동 방법을 나타내는 순서도이다.
도 16은 소스 드라이버의 소스 안정화 시간을 설명하기 위한 파형도이다.
도 17A, 17B, 17C 및 18은 본 발명의 실시예들에 따른 디스플레이 장치의 소스 안정화 시간의 단축을 나타내는 도면들이다.
도 19는 본 발명의 실시예들에 따른 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 1을 참조하면, 디스플레이 장치(10)는 디스플레이 패널(20) 및 소스 구동 회로(30)를 포함할 수 있다. 도 1에는 본 발명의 실시예들에 따른 소스 구동 방법과 관련된 구성만을 도시하였다. 디스플레이 장치의 전체적인 구성 및 동작은 도 4 내지 6을 참조하여 후술한다.
디스플레이 패널(20) 및 소스 구동 회로(30)는 복수의 연결 노드들(NC1~NCL)을 통하여 연결된다. 연결 노드들(NC1~NCL)은 디스플레이 패널(20)의 데이터 패드들(PP1~PPL) 및/또는 소스 구동 회로(30)의 데이터 패드들(PS1~PSL)을 포함할 수 있다. 후술하는 바와 같이, 각각의 연결 노드는 복수의 데이터 라인들에 상응할 수 있으며, 따라서 연결 노드들(NC1~NCL)의 개수는 디스플레이 패널(20)의 데이터 라인들의 개수보다 작다.
소스 구동 회로(30)는 디스플레이 패널(20)에 연결되는 연결 노드들(NC1~NCL)을 각각 구동하기 위한 복수의 단위 구동 회로들을 포함한다. 상기 복수의 단위 구동 회로들은 디지털 회로(60)로부터 제공되는 디지털 데이터 신호들(DS11~DSLK)에 대한 아날로그 변환 및 증폭 동작을 수행하여 복수의 아날로그 출력 신호들(SOUT1~SOUT)을 발생하는 복수의 드라이버 회로 그룹들(DRG1~DRGL) 및 복수의 출력 스위치 그룹들(SWOG1~SWOGL)을 포함한다.
제1 드라이버 그룹(DRG1) 및 제1 출력 스위치 그룹(SWOG1)은 제1 단위 구동 회로(DRG1, SWOG1)에 해당하고, 제2 드라이버 그룹(DRG2) 및 제2 출력 스위치 그룹(SWOG2)은 제2 단위 구동 회로(DRG2, SWOG2)에 해당하고, 이와 같은 방식으로, 제L 드라이버 그룹(DRGL) 및 제L 출력 스위치 그룹(SWOGL)은 제L 단위 구동 회로(DRGL, SWOGL)에 해당한다.
제1 드라이버 그룹(DRG1)은 제1 디지털 데이터 신호들(DS11~DS1K)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제1 아날로그 데이터 신호들(AS11~~AS1K)을 발생한다. 제2 드라이버 그룹(DRG2)은 제2 디지털 데이터 신호들(DS21~DS2K)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제2 아날로그 데이터 신호들(AS21~~AS2K)을 발생한다. 이와 같은 방식으로 제L 드라이버 그룹(DRGL)은 제L 디지털 데이터 신호들(DSL1~DSLK)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제L 아날로그 데이터 신호들(ASL1~~ASLK)을 발생한다. 이러한 아날로그 변환 및 증폭 동작을 위해 제1 내지 제L 드라이버 그룹들(DRG1~DRGL)의 각각은 복수의 드라이버 회로들(DR1~~DRK)을 포함할 수 있다.
제1 출력 스위치 그룹(SWOG1)은 제1 연결 노드(NC1) 및 제1 드라이버 그룹(DRG1)의 드라이버 회로들(DR1~DRK) 사이에 병렬로 연결되어 제1 아날로그 데이터 신호들(AS11~AS1K)을 교번적으로(alternately) 제1 연결 노드(NC1)에 제1 출력 신호(SOUT1)로서 전달한다. 제2 출력 스위치 그룹(SWOG2)은 제2 연결 노드(NC2) 및 제2 드라이버 그룹(DRG2)의 드라이버 회로들(DR1~DRK) 사이에 병렬로 연결되어 제2 아날로그 데이터 신호들(AS21~AS2K)을 교번적으로 제2 연결 노드(NC2)에 제2 출력 신호(SOUT2)로서 전달한다. 이와 같은 방식으로 제L 출력 스위치 그룹(SWOGL)은 제L 연결 노드(NCL) 및 제L 드라이버 그룹(DRGL)의 드라이버 회로들(DR1~DRK) 사이에 병렬로 연결되어 제L 아날로그 데이터 신호들(ASL1~ASLK)을 교번적으로 제L 연결 노드(NCL)에 제L 출력 신호(SOUT2)로서 전달한다. 이러한 스위칭 동작을 위해 제1 내지 제L 출력 스위치 그룹들(SWOG1~SWOL)의 각각은 복수의 출력 스위치들(SWO1~~SWOK)을 포함할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 소스 구동 회로 및 이를 포함하는 디스플레이 장치는 디스플레이 패널을 구동하기 위한 각각의 연결 노드에 복수의 드라이버 회로들을 배치함으로써 소스 안정화 시간을 단축하고 디스플레이 장치의 성능을 향상시킬 수 있다.
이하, 하나의 연결 노드에 상응하는 하나의 단위 구동 회로를 중심으로 본 발명의 실시예들을 설명한다. 복수의 연결 노드들을 구동하기 위한 복수의 단위 구동 회로들은 도 1을 참조하여 설명한 바와 같이 실질적으로 동일한 구성을 갖는다. 또한, 설명 및 도시의 편의상 각각의 단위 구동 회로가 2개의 드라이버 회로들 및 2개의 출력 스위치들을 포함하는 구성을 중심으로 본 발명의 실시예들을 설명한다. 당업자는 본 발명의 실시예들이 각각의 단위 구동 회로가 3개 이상의 드라이버 회로들 및 3개 이상의 출력 스위치들을 포함하는 구성에도 적용될 수 있음을 이해할 것이다.
도 2는 도 1의 디스플레이 장치에 포함되는 단위 구동 회로의 일 실시예를 나타내는 도면이다.
단위 구동 회로(70)는 제1 드라이버 회로(71), 제2 드라이버 회로(72), 제1 출력 스위치(SWO1) 및 제2 출력 스위치(SWO2)를 포함할 수 있다.
제1 드라이버 회로(71)는 제1 입력 노드(NI1)를 통하여 수신되는 제1 디지털 데이터 신호(DS1)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제1 출력 노드(NO1)를 통하여 제1 아날로그 데이터 신호(AS1)를 출력한다. 제2 드라이버 회로(72)는 제2 입력 노드(NI2)를 통하여 수신되는 제2 디지털 데이터 신호(DS2)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제2 출력 노드(NO2)를 통하여 제2 아날로그 데이터 신호(DS2)를 출력한다.
제1 출력 스위치(SWO1)는 디스플레이 패널에 연결되는 연결 노드(NC) 및 제1 출력 노드(NO1) 사이에 연결된다. 제2 출력 스위치(SWO2)는 연결 노드(NC) 및 제2 출력 노드(NO2) 사이에 연결된다. 즉 제1 출력 스위치(SWO1) 및 제2 출력 스위치(SWO2)는 연결 노드(NC) 및 드라이버 회로들(71, 72) 사이에 병렬로 연결된다.
드라이버 회로들(71, 72)의 각각은 디코더(DEC) 및 소스 증폭기(AMP)를 포함할 수 있다. 디코더(DEC)는 감마 전압 발생 회로(미도시))로부터 감마 전압들을 수신하고, 도 1의 디지털 회로(60)로부터 디지털 데이터 신호들(DS1, DS2)을 수신한다. 디지털 데이터 신호들(DS1, DS2)은 도 3을 참조하여 후술하는 바와 같이 디스플레이 패널(20)에 포함된 픽셀들의 각각에 상응하는 픽셀 데이터들을 순차적으로 포함한다. 디코더(DEC)는 수신된 픽셀 데이터에 기초하여 감마 전압들 중의 하나를 출력할 수 있다. 소스 증폭기들(AMP)은 디코더들(DEC)의 각각으로부터 제공되는 전압을 증폭하여 아날로그 데이터 신호들(AS1, AS2)의 각각을 발생한다. 디코더(DEC) 및 소스 증폭기(AMP)는 다양한 방식으로 구현될 수 있다.
제1 출력 스위치(SWO1)는 제1 출력 인에이블 신호(OEN1)에 응답하여 스위칭 동작을 수행하고 제2 출력 스위치(SWO2)는 제2 출력 인에이블 신호(OEN2)에 응답하여 스위칭 동작을 수행한다. 도 3을 참조하여 후술하는 바와 같이 제1 출력 인에이블 신호(OEN1) 및 제2 출력 인에이블 신호(OEN2)는 교번적으로(alternately) 활성화될 수 있고, 따라서, 제1 출력 스위치(SWO1) 및 제2 출력 스위치(SWO2)는 교번적으로 턴온될 수 있다. 다시 말해, 단위 구동 회로(70)는 제1 아날로그 데이터 신호(AS1) 및 제2 아날로그 데이터 신호(AS2)를 하나씩 교번적으로 연결 노드(NC)를 구동하기 위한 출력 신호((SOUT)로서 제공할 수 있다.
도 6을 참조하여 후술하는 바와 같이, 디코더들(DEC)은 디코더 회로(133)에 포함되고, 소스 증폭기들(AMP)은 증폭 회로(134)에 포함되고, 출력 스위치들(SWO1, SWO2)은 출력 스위치 회로(135)에 포함될 수 있다.
도 3은 도 2의 단위 구동 회로의 동작을 나타내는 타이밍도이다.
도 2 및 3을 참조하면, 제1 출력 인에이블 신호(OEN1) 및 제2 출력 인에이블 신호(OEN2)은 시점들(T1~T8)에서 상보적으로 토글링할 수 있다. 이와 같이 상보적으로 활성화되는 제1 출력 인에이블 신호(OEN1) 및 제2 출력 인에이블 신호(OEN2)에 응답하여 제1 출력 스위치(SWO1) 및 제2 출력 스위치(SWO2)는 상보적으로 턴온될 수 있다.
제1 디지털 데이터 신호(DS1) 및 제2 디지털 데이터 신호(DS2)는 디스플레이 패널에 포함되는 픽셀들의 각각에 상응하는 픽셀 데이터(PD1~PD8)들을 순차적으로 포함할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 디지털 데이터 신호(DS1)는 홀수 번째 픽셀 데이터들(PD1, PD3, PD5, PD7)을 순차적으로 포함하고, 제2 디지털 데이터 신호(DS2)는 짝수 번째 픽셀 데이터들(PD2, PD4, PD6, PD8)을 순차적으로 포함할 수 있다. 제1 디지털 데이터 신호(DS1)의 데이터 변경 시점들은 제2 출력 인에이블 신호(OEN2)의 활성화 시점들(T2, T4, T6, T8)에 상응하고, 제2 디지털 데이터 신호(DS2)의 데이터 변경 시점들은 제1 출력 인에이블 신호(OEN1)의 활성화 시점들(T1, T3, T5, T7)에 상응할 수 있다. 이러한 디지털 데이터 신호들(DS1, DS2)의 발생은 도 8 및 9를 참조하여 후술한다.
제1 드라이버 회로(71)는 제1 디지털 데이터 신호(DS1)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제1 아날로그 데이터 신호(AS1)를 출력한다. 또한, 제2 드라이버 회로(72)는 제2 디지털 데이터 신호(DS2)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제2 아날로그 데이터 신호(DS2)를 출력한다. 도 3에 도시된 바와 같이, 제1 아날로그 데이터 신호(AS1) 및 제2 아날로그 데이터 신호(DS2)는 각각 제1 디지털 데이터 신호(DS1) 및 제2 디지털 데이터 신호(DS2)에 상응하는 픽셀 데이터들을 포함한다.
상기 아날로그 변환 및 증폭 동작은 스위치 회로와 같은 디지털 회로들과 비교하여 상당한 지연 시간(tD)이 요구된다. 따라서, 제1 아날로그 데이터 신호(AS1) 및 제2 아날로그 데이터 신호(DS2)는 제1 디지털 데이터 신호(DS1) 및 제2 디지털 데이터 신호(DS2)의 픽셀 데이터를 수신한 시점보다 지연 시간(tD)이 경과한 후에 상기 픽셀 데이터에 상응하는 전압 레벨로 안정화된다.
드라이버 회로들(71, 72)의 출력, 즉 아날로그 데이터 신호들(AS1, AS2)을 상응하는 연결 노드들에 각각 직접 제공하는 경우에는 이러한 지연 시간(tD)은 디스플레이 장치의 소스 안정화 시간을 증가시키는 요인으로 작용한다.
본 발명의 실시예들에 따라서, 제1 드라이버 회로(71) 및 제2 드라이버 회로(72)의 각각은, 제1 아날로그 데이터 신호(AS1) 및 제2 아날로그 데이터 신호(AS2) 중 상응하는 아날로그 데이터 신호를 연결 노드(NC)에 전달하기 전에, 제1 디지털 데이터 신호(DS1) 및 제2 디지털 데이털 신호(DS2) 중 상응하는 디지털 데이터 신호를 수신하여 상기 상응하는 아날로그 데이터 신호를 미리 발생한다.
예를 들어, 제2 출력 인에이블 신호(OEN2)가 활성화되는 제2 시점(T2)에서 제1 드라이버 회로(71)는 제3 픽셀 데이터(PD3)를 미리 수신하여 아날로그 변환 및 증폭 동작을 수행하여 지연 시간(tD)이 경과한 후 제1 아날로그 데이터 신호(AS1)를 제3 픽셀 데이터(PD3)에 상응하는 전압으로 안정화시킨다. 이후 제1 출력 인에이블 신호(OEN1)가 활성화되는 제3 시점(T3)에서 제1 출력 스위치(SWO1)가 턴온되어, 제3 픽셀 데이터(PD3)에 해당하는 전압이 바로 출력 신호(SOUT)로서 연결 노드(NC)에 제공될 수 있다.
이와 같은 방식으로, 예를 들어, 제1 출력 인에이블 신호(OEN1)가 활성화되는 제3 시점(T3)에서 제2 드라이버 회로(72)는 제4 픽셀 데이터(PD4)를 미리 수신하여 아날로그 변환 및 증폭 동작을 수행하여 지연 시간(tD)이 경과한 후 제2 아날로그 데이터 신호(AS2)를 제4 픽셀 데이터(PD4)에 상응하는 전압으로 안정화시킨다. 이후 제2 출력 인에이블 신호(OEN2)가 활성화되는 제4 시점(T4)에서 제2 출력 스위치(SWO2)가 턴온되어, 제4 픽셀 데이터(PD4)에 해당하는 전압이 바로 출력 신호(SOUT)로서 연결 노드(NC)에 제공될 수 있다.
본 발명의 실시예들에 따른 소스 구동 회로 및 이를 포함하는 디스플레이 장치는, 각각의 연결 노드에 복수의 단위 구동 회로들을 이용하여 하나의 단위 구동 회로가 하나의 픽셀 데이터에 상응하는 아날로그 데이터 신호를 출력하는 동안에 다른 픽셀 데이터에 상응하는 디지털 데이터 신호에 대한 아날로그 변환 및 증폭 동작을 수행함으로써 소스 안정화 시간을 효율적으로 단축할 수 있다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이고, 도 5a 및 5b는 도 4의 디스플레이 패널에 포함되는 픽셀들의 실시예들을 나타내는 회로도들이다.
도 4를 참조하면, 디스플레이 장치(100)는 디스플레이 패널(DPN, display panel)(110) 및 구동부를 포함한다. 상기 구동부는 타이밍 콘트롤러(TCON, timing controller)(120), 데이터 구동 회로 또는 소스 구동 회로(SDRV, source driving circuit)(130), 스캔 구동 회로 또는 게이트 구동 회로(GDRV, gate driving circuit)(140) 및 감마 전압 발생 회로(VLT, gamma voltage generation circuit)(150)를 포함할 수 있다. 한편 도 4에는 도시를 생략하였으나, 디스플레이 장치(100)는 디스플레이 패널(110)에 포함되는 서브 픽셀의 유형, 디스플레이 패널(110)의 구동 방식 등에 따라서, 디스플레이 데이터를 저장하기 위한 버퍼, 백 라이트 유닛 등을 더 포함할 수 있다.
디스플레이 패널(110)은 행 방향(DR1)으로 길게 신장되어(extended) 형성되는 복수의 게이트 라인들(GL1~GLm), 행 방향(DR1)과 수직인 열 방향(DR2)으로 길게 신장되어 형성되는 복수의 데이터 라인들(DL1~DLn)(미도시) 및 복수의 게이트 라인들(GL1~GLm)과 복수의 데이터 라인들(DL1~DLn)에 연결된 서브 픽셀들을 포함한다. 예를 들어, 복수의 서브 픽셀들은 m 개의 행과 n개의 열들로 이루어진 매트릭스 형태로 배열될 수 있다.
복수의 데이터 라인들(DL1~DLn)은 복수의 연결 노드들(NC1~NCL)에 연결되고, 전술한 소스 구동 회로(130)의 복수의 단위 구동 회로들은 복수의 연결 노드들(NC1~NCL)을 통하여 복수의 데이터 라인들(DL1~DLn)을 구동할 수 있다. 후술하는 바와 같이, 복수의 연결 노드들(NC1~NCL)의 각각에는 2개 이상의 데이터 라인들이 할당될 수 있다.
일 실시예에서, 도 4의 디스플레이 패널(110)은 도 5a에 도시된 바와 같은 유기발광 다이오드(OLED, organic light emitting diode)를 포함하는 전계발광(EL, electroluminescent) 픽셀(PXa)을 이용하여 구현될 수 있다.
도 5a를 참조하면, EL 픽셀(PXa)은 스위칭 트랜지스터(ST), 스토리지 커패시터(CST), 드라이브 트랜지스터(DT) 및 유기 발광 다이오드(OLED)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 데이터 라인(DL) 또는 소스(source) 라인에 연결된 제1 단자, 스토리지 커패시터(CST)에 연결된 제2 단자 및 게이트 라인(GL) 또는 스캔 라인에 연결된 게이트 단자를 가질 수 있다. 스위칭 트랜지스터(ST)는 게이트 드라이버(140)로부터 게이트 라인(GL)을 통해 인가된 게이트 구동 신호에 응답하여 데이터 드라이버(130)로부터 데이터 라인(DL)을 통해 제공된 데이터 신호를 스토리지 커패시터(CST)에 전송할 수 있다. 스토리지 커패시터(CST)는 고전원 전압(ELVDD)에 연결된 제1 전극 및 드라이브 트랜지스터(DT)의 게이트 단자에 연결된 제2 전극을 가질 수 있다. 스토리지 커패시터(CST)는 스위칭 트랜지스터(ST)를 통하여 전송된 데이터 신호를 저장할 수 있다. 드라이브 트랜지스터(DT)는 고전원 전압(ELVDD)에 연결된 제1 단자, 유기 발광 다이오드(OLED)에 연결된 제2 단자, 및 스토리지 커패시터(CST)에 연결된 게이트 전극을 가질 수 있다. 드라이브 트랜지스터(DT)는 스토리지 커패시터(CST)에 저장된 데이터에 따라 턴-온 또는 턴-오프될 수 있다. 유기 발광 다이오드(OLED)는 드라이브 트랜지스터(DT)에 연결된 애노드 전극 및 저전원 전압(ELVSS)에 연결된 캐소드 전극을 가질 수 있다. 유기 발광 다이오드(OLED)는, 드라이브 트랜지스터(DT)가 턴-온되는 동안, 고전원 전압(ELVDD)으로부터 저전원 전압(ELVSS)으로 흐르는 전류에 기초하여 발광할 수 있다. 한편, 픽셀(PXa)의 이러한 단순한 구조, 즉 두 개의 트랜지스터들(ST, DT) 및 하나의 커패시터(CST)의 2T1C 구조는 디스플레이 장치(100)의 대형화에 보다 적합할 수 있다.
도 5a에 도시된 EL 서브 픽셀(PXa)은 일 예로서 본 발명을 제한하는 것은 아니며, 다양한 구성의 EL 픽셀이 본 발명의 실시예들에 따른 디스플레이 패널(110)에 이용될 수 있다.
일 실시예에서, 도 4의 디스플레이 패널(110)은 도 5b에 도시된 바와 같은 액정(liquid crystal) 커패시터(CL)를 포함하는 엘시디(LCD, liquid crystal display) 픽셀(PXb)을 이용하여 구현될 수 있다.
도 5b를 참조하면, LCD 픽셀(PXb)은 스위칭 소자(ST), 액정 커패시터(CL) 및 저장 커패시터(CST)를 포함할 수 있다. 스위칭 소자(ST)는 상응하는 게이트 라인(GL)을 통하여 제공되는 게이트 구동 신호에 응답하여 상응하는 데이터 라인(DL)과 커패시터들(CL, CST)을 전기적으로 연결한다. 액정 커패시터(CL)는 스위칭 소자(ST)와 공통 전압(VCOM) 사이에 결합되고, 저장 커패시터(CST)는 스위칭 소자(ST)와 접지 전압(VGND) 사이에 결합된다. 액정 커패시터(CL)는 저장 커패시터(CST)에 저장된 데이터에 따라서 투과되는 빛의 양을 조절할 수 있다.
도 5b에 도시된 LCD 서브 픽셀(PXb)은 일 예로서 본 발명을 제한하는 것은 아니며, 다양한 구성의 LCD 픽셀이 본 발명의 실시예들에 따른 디스플레이 패널(110)에 이용될 수 있다.
다시 도 4를 참조하면, 디스플레이 패널(110)의 픽셀들은 복수의 연결 노드들(NC1~NCL)을 통하여 소스 구동 회로(130)와 연결되고, 복수의 게이트 라인들(GL1~GLn)을 통하여 게이트 구동부(140)와 연결된다.
소스 구동 회로(130)는 연결 노드들(NC1~NCL)에 연결되는 데이터 라인들(DL1~DLn)을 통하여 디스플레이 패널(110)에 데이터 신호들, 즉 데이터 전압들을 제공한다. 게이트 구동부(140)는 게이트 라인들(GL1~GLm)을 통하여 행 단위로 서브 픽셀들을 제어하기 위한 게이트 구동 신호들을 제공한다. 타이밍 콘트롤러(120)는 디스플레이 장치(100)의 전반적인 동작을 제어한다. 타이밍 콘트롤러(120)는 소정의 타이밍 제어 신호들(CONT1, CONT2)을 소스 구동 회로(130), 게이트 구동부(140) 등에 제공함으로써 디스플레이 장치(100)의 동작을 제어할 수 있다. 일 실시예에서, 타이밍 콘트롤러(120), 소스 구동 회로(130) 및 게이트 구동 회로(140)는 하나의 집적 회로(Integrated Circuit; IC)로 구현될 수 있다. 다른 실시예에서, 타이밍 콘트롤러(120), 소스 구동 회로(130) 및 게이트 구동 회로(140)는 2 이상의 IC들로 구현될 수 있다.
감마 전압 발생 회로(150)는 감마 전압들(VGREF)을 발생하고, 감마 전압들(VGREF)을 데이터 구동부(130)에 제공한다. 감마 전압들(VGREF)은 각각의 디스플레이 데이터에 대응하는 값을 갖는다. 예를 들어, 감마 전압 발생 회로(150)는 복수의 저항들이 직렬로 연결되어, 전원전압 및 접지전압을 감마 전압들(VGREF)로 전압 분배하여 출력하는 저항 스트링 회로를 포함할 수 있다. 일 실시예에서, 감마 전압 발생 회로(150)는 데이터 구동부(130) 내에 배치될 수 있다. 감마 전압 발생 회로(150)는 각 칼라에 상응하는 감마 전압들(VGREF)을 각각 발생할 수 있다.
도 5a 및 5b에 예시한 바와 같은 픽셀들(PXa, PXb)은 영상을 표시하는 단위 소자에 대응한다. 픽셀들(PX)의 개수에 따라 디스플레이 패널(110)의 해상도가 결정될 것이다. 각 픽셀은 칼라들 중 어느 하나를 표시할 수 있으며, 이 때 각 픽셀은 서브 픽셀이라 칭할 수 있다. 상기 칼라들은 레드, 그린 및 블루를 포함할 수 있다. 그러나 상기 칼라들은 이에 한정되지 않으며, 옐로우, 시안, 마젠타, 화이트 등의 다양한 색을 더 포함할 수 있다.
도 6은 본 발명의 실시예들에 따른 소스 구동 회로를 나타내는 블록도이다.
도 6을 참조하면, 소스 구동 회로(130)는 시프트 레지스터(shift register)(131), 래치 회로(latch circuit)(132), 디코더 회로(decoder circuit)(133), 증폭 회로(amplification circuit) 및 출력 스위치 회로(output switch circuit)(135)를 포함할 수 있다.
시프트 레지스터(131)는 클록 신호(CLK)와 도 4의 타이밍 콘트롤러(120)로부터의 제어 신호를 수신하고, 클록 신호(CLK)에 응답하여 복수의 래치 클록 신호들(LCLK1)을 생성한다. 래치 클록 신호들(LCLK)의 각각은 특정 주기의 클록 신호들로서 래치 회로(132)의 래치 시점을 결정한다.
래치 회로(132)는 시프트 레지스터(131)에 의해서 제공되는 래치 클록 신호들(LCLK)에 응답하여 데이터(DATA), 즉 픽셀 데이터들을 저장한다. 래치 회로(132)는 타이밍 콘트롤러(120)로부터의 제어 신호에 응답하여 저장된 픽셀 데이터들을 복수의 디지털 데이터 신호들(DS)로서 디코더 회로(133)로 출력한다. 디코더 회로(133)는 감마 전압들(VGREF)을 사용하여 래치 회로(133)로부터 제공되는 디지털 데이터 신호들(DS)에 대한 아날로그 변환 동작을 수행하여 아날로그 신호인 복수의 데이터 전압들을 발생시킨다.
증폭 회로(134)는 디코더 회로(133)로부터의 데이터 전압들에 대한 증폭 동작을 수행하여 복수의 아날로그 데이터 신호들(AS)을 발생한다. 출력 스위치 회로(135)는 아날로그 데이터 신호들(AS)을 교번적으로 디스플레이 패널에 연결된 복수의 연결 노드들에 전달한다.
도 1 및 2를 참조하여 전술한 바와 같이, 디코더 회로(133)는 복수의 단위 구동 회로들에 각각 포함되는 복수의 디코더들(DEC)을 포함하고, 증폭 회로(134)는 복수의 단위 구동 회로들에 각각 포함되는 복수의 증폭기들(AMP)을 포함하고, 출력 스위치 회로(135)는 복수의 단위 구동 회로들에 각각 포함되는 복수의 출력 스위치들(SWO1~SWOK)을 포함한다. 한편, 도 8을 참조하여 후술하는 바와 같이, 래치 회로(132)는 복수의 단위 구동 회로들에 각각 포함되는 복수의 입력 스위치들 및 래치들을 포함할 수 있다.
도 7은 도 4의 디스플레이 장치에 포함되는 디스플레이 패널의 픽셀 배열 구조의 일 예를 나타내는 도면이다.
도 7을 참조하면, 디스플레이 패널은 복수의 게이트 라인들(GL1~GL5) 및 복수의 데이터 라인들(DL1~DL7)에 연결된 복수의 픽셀들을 포함한다. 픽셀들은 적색 픽셀들(R), 녹색 픽셀들(G) 및 청색 픽셀들(B)을 포함한다. 게이트 라인들(GL1~GL5)은 제1 방향으로 연장되고, 데이터 라인들(DL1~DL5)은 제1 방향과 교차하는 제2 방향으로 연장된다. 픽셀들은 상기 제1 방향으로 배열된 복수의 픽셀 행들을 포함하고 상기 제2 방향으로 배열된 복수의 픽셀 열들을 포함한다.
도 7에 도시된 바와 같이, 각각의 픽셀 행은 적색 픽셀들(R), 녹색 픽셀들(G) 및 청색 픽셀들(B)이 하나씩 교번적으로 배열되는 구조를 가질 수 있다. 이러한 픽셀 배열 구조를 RGB 스트라이프(stripe) 구조라 칭할 수 있다. 이러한 RGB 스트라이프 구조의 경우에는 도 8에 도시된 바와 6개의 픽셀들을 하나의 연결 노드를 이용하여 구동할 수 있다.
도 7에는 동일한 행에 속하는 픽셀들이 동일한 게이트 라인에 연결되고, 동일한 열에 속하는 픽셀들이 동일한 데이터 라인에 연결되는 구조를 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 인접한 행들에 속하는 픽셀들이 지그재그 형태로 동일한 게이트 라인에 연결될 수 있고, 인접한 열들에 속하는 픽셀들이 동일한 데이터 라인에 연결될 수도 있다.
도 8은 도 7의 픽셀 배열 구조에 상응하는 단위 구동 회로의 일 실시예를 나타내는 도면이다.
도 8의 하부에는 소스 구동 회로(SDRV)에 포함되고 하나의 연결 노드(NC)를 구동하기 위한 하나의 단위 구동 회로(300)의 일 실시예가 도시되어 있다. 도 8의 상부에는 디스플레이 패널(DPN)에 포함되고 하나의 연결 노드(CN)를 통해 구동되는 6개의 데이터 라인들, 예를 들어 제1 내지 제6 데이터 라인들(DL1~DL6)에 상응하는 구성이 도시되어 있다.
도 8을 참조하면, 제1 내지 제6 컬럼 스위치들(SWC1~SWC6)이 연결 노드(NC) 및 제1 내지 제6 데이터 라인들(DL1~DL6) 사이에 병렬로 연결된다. 제1 내지 제6 컬럼 스위치들(SWC1~SWC6)은 제1 내지 제6 컬럼 선택 신호들(CS1~CS6)의 각각에 응답하여 스위칭 동작을 수행한다. 도 9를 참조하여 후술하는 바와 같이, 제1 내지 제6 컬럼 선택 신호들(CS1~CS6)은 하나씩 교번적으로(alternately) 활성화되고, 따라서 제1 내지 제6 컬럼 스위치들(SWC1~SWC6)은 하나씩 교번적으로 턴온될 수 있다. 연결 노드(NC)를 통하여 제공되는 출력 신호(SOUTj)의 픽셀 데이터, 즉 데이터 전압은 턴온되는 컬럼 스위치를 통하여 상응하는 데이터 라인에 인가될 수 있다.
도 8에는 편의상 활성화되는 게이트 신호(SGi)에 상응하는 게이트 라인(GLi)에 연결된 제1 내지 제6 픽셀들(PX1~PX6)만을 도시하였다. 예를 들어, 도 7을 참조하여 전술한 바와 같이, 제1 픽셀(PX1) 및 제4 픽셀(PX4)은 적색 픽셀들(R)이고, 제2 픽셀(PX2) 및 제 5 픽셀(PX5)은 녹색 픽셀들(G)이고 제3 픽셀(PX3) 및 제6 픽셀(PX6)은 청색 픽셀들(B)일 수 있다.
단위 구동 회로(300)는 제1 드라이버 회로(310), 제2 드라이버 회로(320), 제1 출력 스위치(SWO1), 제2 출력 스위치(SWO2), 제1 입력 스위치 그룹(330), 제2 입력 스위치 그룹(340), 제1 래치 그룹(350) 및 제2 래치 그룹(360)을 포함할 수 있다.
제1 드라이버 회로(310)는 제1 입력 노드(NI1)를 통하여 수신되는 제1 디지털 데이터 신호(DS1)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제1 출력 노드(NO1)를 통하여 제1 아날로그 데이터 신호(AS1)를 출력한다. 제2 드라이버 회로(320)는 제2 입력 노드(NI2)를 통하여 수신되는 제2 디지털 데이터 신호(DS2)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제2 출력 노드(NO2)를 통하여 제2 아날로그 데이터 신호(DS2)를 출력한다.
제1 출력 스위치(SWO1)는 디스플레이 패널에 연결되는 연결 노드(NC) 및 제1 출력 노드(NO1) 사이에 연결된다. 제2 출력 스위치(SWO2)는 연결 노드(NC) 및 제2 출력 노드(NO2) 사이에 연결된다. 즉 제1 출력 스위치(SWO1) 및 제2 출력 스위치(SWO2)는 연결 노드(NC) 및 드라이버 회로들(310, 320) 사이에 병렬로 연결된다.
드라이버 회로들(310, 320)의 각각은 디코더(DEC) 및 소스 증폭기(AMP)를 포함할 수 있다. 디코더(DEC)는 도 4의 감마 전압 발생 회로(150))로부터 감마 전압들을 수신하고, 제1 입력 스위치 그룹(330) 및 제2 입력 스위치 그룹(350)을 통하여 디지털 데이터 신호들(DS1, DS2)을 수신한다. 디지털 데이터 신호들(DS1, DS2)은 디스플레이 패널에 포함된 픽셀들의 각각에 상응하는 픽셀 데이터들을 순차적으로 포함한다. 디코더(DEC)는 수신된 픽셀 데이터에 기초하여 감마 전압들 중의 하나를 출력할 수 있다. 소스 증폭기들(AMP)은 디코더들(DEC)의 각각으로부터 제공되는 전압을 증폭하여 아날로그 데이터 신호들(AS1, AS2)의 각각을 발생한다. 디코더(DEC) 및 소스 증폭기(AMP)는 다양한 방식으로 구현될 수 있다.
제1 출력 스위치(SWO1)는 제1 출력 인에이블 신호(OEN1)에 응답하여 스위칭 동작을 수행하고 제2 출력 스위치(SWO2)는 제2 출력 인에이블 신호(OEN2)에 응답하여 스위칭 동작을 수행한다. 도 9를 참조하여 후술하는 바와 같이 제1 출력 인에이블 신호(OEN1) 및 제2 출력 인에이블 신호(OEN2)는 교번적으로(alternately) 활성화될 수 있고, 따라서, 제1 출력 스위치(SWO1) 및 제2 출력 스위치(SWO2)는 교번적으로 턴온될 수 있다. 다시 말해, 단위 구동 회로(300)는 제1 아날로그 데이터 신호(AS1)에 포함된 픽셀 데이터 및 제2 아날로그 데이터 신호(AS2)에 포함된 픽셀 데이터를 하나씩 교번적으로 연결 노드(NC)를 구동하기 위한 출력 신호((SOUT)로서 제공할 수 있다.
제1 입력 스위치 그룹(330)은 제1, 제2 및 제3 입력 스위치들(SWI1, SWI2, SWI3)을 포함하고, 제2 입력 스위치 그룹(340)은 제4, 제5 및 제6 입력 스위치들(SWI4. SWI5, SWI6)을 포함한다. 제1 내지 제6 입력 스위치들(SWI1~SWI6)은 제1 내지 제6 입력 선택 신호들(MX1~MX6)의 각각에 응답하여 스위칭 동작을 수행한다. 제1 래치 그룹(350)은 제1, 제2 및 제3 래치들(LT1, LT2, LT3)을 포함하고, 제2 래치 그룹(360)은 제4, 제5 및 제6 래치들(LT4, LT5, LT6)을 포함한다.
제1 입력 스위치 그룹(330)의 입력 스위치들(SWI1, SWI2, SWI3)은 제1 입력 노드(NI1)에 공통으로 연결되고 디스플레이 패널(DPN)의 동일한 게이트 라인(GLi)에 연결되는 제1 그룹의 픽셀들(PX1, PX2, PX3)을 구동하기 위한 제1 그룹의 픽셀 데이터들(PD1, PD2, PD3)을 제1 디지털 데이터 신호(DS1)로서 제1 입력 노드(NI1)에 출력한다. 제2 입력 스위치 그룹(340)의 입력 스위치들(SWI4, SWI5, SWI6)은 제2 입력 노드(NI2)에 공통으로 연결되고 동일한 게이트 라인(GLi)에 연결되는 제2 그룹의 픽셀들(PX4, PX5, PX6)을 구동하기 위한 제2 그룹의 픽셀 데이터들(PD4, PD5, PD6)을 제2 디지털 데이터 신호(DS2)로서 제2 입력 노드(NI2)에 전달한다.
이와 같이, 복수의 입력 스위치(SWI1~SWI6)들은 복수의 디지털 데이터 신호들(DS1, DS2)을 각각 제공하는 복수의 입력 스위치 그룹들(330, 340)로 그룹화된다. 마찬가지로 복수의 래치들(LT1~LT6)은 복수의 디지털 데이터 신호들(DS1, DS2)을 각각 제공하는 복수의 래치 그룹들(350, 360)로 그룹화된다.
도 9를 참조하여 후술하는 바와 같이, 제1 내지 제3 입력 선택 신호들(MX1~MX3)은 교번적으로 활성화될 수 있고, 따라서 제1 내지 제3 입력 스위치들(SWI1~SWI3)은 교번적으로 턴온될 수 있다. 다시 말해, 제1 내지 제3 래치들(LT1~LT3)에 래치된 제1 내지 제3 픽셀 데이터들(PD1~PD3)은 하나씩 교번적으로 제1 디지털 데이터 신호(DS1)를 통해 제1 드라이버 회로(310)에 제공될 수 있다. 마찬가지로, 제4 내지 제6 입력 선택 신호들(MX4~MX6)은 교번적으로 활성화될 수 있고, 따라서 제4 내지 제6 입력 스위치들(SWI4~SWI6)은 교번적으로 턴온될 수 있다. 다시 말해, 제4 내지 제6 래치들(LT4~LT6)에 래치된 제4 내지 제6 픽셀 데이터들(PD4~PD6)은 하나씩 교번적으로 제2 디지털 데이터 신호(DS2)를 통해 제2 드라이버 회로(320)에 제공될 수 있다.
도 9는 도 8의 단위 구동 회로의 동작을 나타내는 타이밍도이다.
도 9에는 선택 게이트 라인(GLi)에 인가되는 게이트 신호(SGi)의 활성화 시간, 즉 하나의 행 주기(1H)에 해당하는 동작이 도시되어 있다. 다음의 게이트 신호(SGi)가 활성화되는 하나의 행 주기(1H)에도 동일한 동작이 수행될 것이며, 이와 같은 방식으로 디스플레이 패널의 모든 행들에 대한 구동 동작이 반복될 수 있다.
도 8 및 9를 참조하면, 제1 내지 제6 컬럼 선택 신호들(CS1~CS6)은 시점들(T1~T8)에서 하나씩 교번적으로(alternately) 활성화될 수 있다. 이와 같이 교번적으로 활성화되는 제1 내지 제6 컬럼 선택 신호들(CS1~CS6)에 응답하여 제1 내지 제6 컬럼 스위치들(SWC1~SWC6)은 하나씩 교번적으로 턴온될 수 있다.
제1 출력 인에이블 신호(OEN1) 및 제2 출력 인에이블 신호(OEN2)은 시점들(T1~T8)에서 상보적으로 토글링할 수 있다. 이와 같이 상보적으로 활성화되는 제1 출력 인에이블 신호(OEN1) 및 제2 출력 인에이블 신호(OEN2)에 응답하여 제1 출력 스위치(SWO1) 및 제2 출력 스위치(SWO2)는 상보적으로 턴온될 수 있다.
제1 입력 스위치 그룹(330)에 포함되는 제1, 제2 및 제3 입력 스위치들(SWI1, SWI2, SWI3)은 제2 출력 인에이블 신호(OEN2)의 활성화 시점들(T2, T4, T6)에서 순차적으로 턴온된다. 제2 입력 스위치 그룹(340)에 포함되는 제4, 제5 및 제6 입력 스위치들(SWI4, SWI5, SWI6)은 제1 출력 인에이블 신호(OEN1)의 활성화 시점들(T1, T3, T5)에서 순차적으로 턴온된다.
제1 디지털 데이터 신호(DS1) 및 제2 디지털 데이터 신호(DS2)는 디스플레이 패널에 포함되는 픽셀들의 각각에 상응하는 픽셀 데이터(PD1~PD8)들을 순차적으로 포함할 수 있다. 즉, 도 8에 도시된 바와 같이, 제1, 제2 및 제3 입력 스위치들(SWI1, SWI2, SWI3)이 순차적으로 턴온됨으로써 제1, 제2 및 제3 픽셀 데이터들(PD1, PD2, PD3)이 순차적으로 제1 디지털 데이터 신호(DS1)에 포함되고, 제4, 제5 및 제6 입력 스위치들(SWI4, SWI5, SWI6)이 순차적으로 턴온됨으로써 제4, 제5 및 제6 픽셀 데이터들(PD4, PD5, PD6)이 제2 디지털 데이터 신호(DS2)에 순차적으로 포함된다. 제1 디지털 데이터 신호(DS1)의 데이터 변경 시점들은 제1, 제2 및 제3 입력 선택 신호들(MX1, MX2, MX3)의 활성화 시점들, 즉 제2 출력 인에이블 신호(OEN2)의 활성화 시점들(T2, T4, T6, T8)에 상응하고, 제2 디지털 데이터 신호(DS2)의 데이터 변경 시점들은 제4, 제5 및 제6 입력 선택 신호들(MX4, MX5, MX6)의 활성화 시점들, 즉 제1 출력 인에이블 신호(OEN1)의 활성화 시점들(T1, T3, T5, T7)에 상응한다.
제1 드라이버 회로(310)는 제1 디지털 데이터 신호(DS1)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제1 아날로그 데이터 신호(AS1)를 출력한다. 또한, 제2 드라이버 회로(72)는 제2 디지털 데이터 신호(DS2)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제2 아날로그 데이터 신호(AS2)를 출력한다.
제1 드라이버 회로(310) 및 제2 드라이버 회로(320)의 각각은, 제1 아날로그 데이터 신호(AS1) 및 제2 아날로그 데이터 신호(AS2) 중 상응하는 아날로그 데이터 신호를 연결 노드(NC)에 전달하기 전에, 제1 디지털 데이터 신호(DS1) 및 제2 디지털 데이털 신호(DS2) 중 상응하는 디지털 데이터 신호를 수신하여 상기 상응하는 아날로그 데이터 신호를 미리 발생한다. 다시 말해, 각각의 드라이버 회로에 연결된 상기 출력 스위치가 턴온되어 하나의 픽셀 데이터에 상응하는 상기 아날로그 데이터 신호가 상기 상응하는 연결 노드에 전달되기 전에, 상기 하나의 픽셀 데이터를 전달하는 상기 입력 스위치가 턴온되어 상기 하나의 픽셀 데이터가 상기 디지털 데이터 신호를 통하여 상기 각각의 드라이버 회로에 제공된다.
이를 위하여, 서로 다른 두 개의 스위치 그룹들(330, 340)에 각각 속하는 두 개의 입력 스위치들이 동시에 턴온되는 시간 구간을 갖는다. 예를 들어, 시구간 T1~T2에서는 제1 입력 스위치 그룹(330)에 속하는 제1 입력 선택 신호(MX1)와 제2 입력 스위치 그룹(340)에 속하는 제4 입력 선택 신호(MX4)가 동시에 활성화되어 있기 때문에, 제1 입력 스위치(SWI1)와 제4 입력 스위치(SWI4)가 동시에 턴온될 수 있다.
예를 들어, 도 3을 참조하여 전술한 바와 같이, 제2 입력 선택 신호(MX2)가 활성화되는 제2 시점(T2)에서 제1 드라이버 회로(310)는 제2 픽셀 데이터(PD2)를 미리 수신하여 아날로그 변환 및 증폭 동작을 수행하여 지연 시간(tD)이 경과한 후 제1 아날로그 데이터 신호(AS1)를 제2 픽셀 데이터(PD2)에 상응하는 전압으로 안정화시킨다. 이후 제1 출력 인에이블 신호(OEN1)가 활성화되는 제3 시점(T3)에서 제1 출력 스위치(SWO1)가 턴온되어, 제2 픽셀 데이터(PD2)에 해당하는 전압이 바로 출력 신호(SOUTj)로서 연결 노드(NC)에 제공될 수 있다.
입력 선택 신호들(MX1~MX6)의 순차적인 활성화 및 출력 인에이블 신호들(OEN1, OEN2)의 순차적인 활성화에 따라서, 출력 신호(SOUTj)는 PD1, PD4, PD2, PD5, PD3, PD6, PD1'의 순서로 픽셀 데이터들을 포함한다. 컬럼 선택 신호들(CS1~CS6)이 순차적으로 활성화되면, 출력 신호(SOUTj)에 포함된 픽셀 데이터들은 출력 신호(SOUTj)에 포함된 순서에 따라서 제1 내지 제6 픽셀들(PX1~PX6)에 순차적으로 제공된다.
이와 같이, 본 발명의 실시예들에 따른 소스 구동 회로 및 이를 포함하는 디스플레이 장치는, 각각의 연결 노드에 복수의 단위 구동 회로들을 이용하여 하나의 단위 구동 회로가 하나의 픽셀 데이터에 상응하는 아날로그 데이터 신호를 출력하는 동안에 다른 픽셀 데이터에 상응하는 디지털 데이터 신호에 대한 아날로그 변환 및 증폭 동작을 수행함으로써 소스 안정화 시간을 효율적으로 단축할 수 있다.
도 10은 도 4의 디스플레이 장치에 포함되는 디스플레이 패널의 픽셀 배열 구조의 일 예를 나타내는 도면이다.
도 10을 참조하면, 디스플레이 패널은 복수의 게이트 라인들(GL1~GL5) 및 복수의 데이터 라인들(DL1~DL7)에 연결된 복수의 픽셀들을 포함한다. 픽셀들은 적색 픽셀들(R), 녹색 픽셀들(G) 및 청색 픽셀들(B)을 포함한다. 게이트 라인들(GL1~GL5)은 제1 방향으로 연장되고, 데이터 라인들(DL1~DL5)은 제1 방향과 교차하는 제2 방향으로 연장된다. 픽셀들은 상기 제1 방향으로 배열된 복수의 픽셀 행들을 포함하고 상기 제2 방향으로 배열된 복수의 픽셀 열들을 포함한다.
도 10에 도시된 바와 같이, 각각의 픽셀 행은 RG 픽셀 쌍들과 BG 픽셀 쌍들이 교번적으로 배열되는 구조를 가질 수 있다. 이러한 픽셀 배열 구조를 펜타일(pentile) 구조라 칭할 수 있다. 이러한 펜타일 구조의 경우에는 도 11에 도시된 바와 4개의 픽셀들을 하나의 연결 노드를 이용하여 구동할 수 있다.
도 11은 도 10의 픽셀 배열 구조에 상응하는 단위 구동 회로의 일 실시예를 나타내는 도면이고, 도 12는 도 11의 단위 구동 회로의 동작을 나타내는 타이밍도이다. 이하 도 8 및 9와 중복되는 설명은 생략될 수 있다.
도 11의 하부에는 소스 구동 회로(SDRV)에 포함되고 하나의 연결 노드(NC)를 구동하기 위한 하나의 단위 구동 회로(400)의 일 실시예가 도시되어 있다. 도 11의 상부에는 디스플레이 패널(DPN)에 포함되고 하나의 연결 노드(CN)를 통해 구동되는 4개의 데이터 라인들, 예를 들어 제1 내지 제4 데이터 라인들(DL1~DL4)에 상응하는 구성이 도시되어 있다.
도 11을 참조하면, 제1 내지 제4 컬럼 스위치들(SWC1~SWC4)이 연결 노드(NC) 및 제1 내지 제4 데이터 라인들(DL1~DL4) 사이에 병렬로 연결된다. 제1 내지 제4 컬럼 스위치들(SWC1~SWC4)은 제1 내지 제4 컬럼 선택 신호들(CS1~CS4)의 각각에 응답하여 스위칭 동작을 수행한다. 도 11을 참조하여 후술하는 바와 같이, 제1 내지 제4 컬럼 선택 신호들(CS1~CS4)은 하나씩 교번적으로(alternately) 활성화되고, 따라서 제1 내지 제4 컬럼 스위치들(SWC1~SWC4)은 하나씩 교번적으로 턴온될 수 있다. 연결 노드(NC)를 통하여 제공되는 출력 신호(SOUTj)의 픽셀 데이터, 즉 데이터 전압은 턴온되는 컬럼 스위치를 통하여 상응하는 데이터 라인에 인가될 수 있다.
도 11에는 편의상 활성화되는 게이트 신호(SGi)에 상응하는 게이트 라인(GLi)에 연결된 제1 내지 제4 픽셀들(PX1~PX4)만을 도시하였다. 예를 들어, 도 10을 참조하여 전술한 바와 같이, 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 RG 픽셀 쌍이고, 제3 픽셀(PX3) 및 제 4 픽셀(PX4)은 BG-픽셀 쌍일 수 있다.
단위 구동 회로(400)는 제1 드라이버 회로(410), 제2 드라이버 회로(420), 제1 출력 스위치(SWO1), 제2 출력 스위치(SWO2), 제1 입력 스위치 그룹(430), 제2 입력 스위치 그룹(440), 제1 래치 그룹(450) 및 제2 래치 그룹(460)을 포함할 수 있다.
제1 드라이버 회로(410)는 제1 입력 노드(NI1)를 통하여 수신되는 제1 디지털 데이터 신호(DS1)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제1 출력 노드(NO1)를 통하여 제1 아날로그 데이터 신호(AS1)를 출력한다. 제2 드라이버 회로(420)는 제2 입력 노드(NI2)를 통하여 수신되는 제2 디지털 데이터 신호(DS2)에 대한 아날로그 변환 및 증폭 동작을 수행하여 제2 출력 노드(NO2)를 통하여 제2 아날로그 데이터 신호(DS2)를 출력한다.
제1 출력 스위치(SWO1)는 디스플레이 패널에 연결되는 연결 노드(NC) 및 제1 출력 노드(NO1) 사이에 연결된다. 제2 출력 스위치(SWO2)는 연결 노드(NC) 및 제2 출력 노드(NO2) 사이에 연결된다. 즉 제1 출력 스위치(SWO1) 및 제2 출력 스위치(SWO2)는 연결 노드(NC) 및 드라이버 회로들(410, 420) 사이에 병렬로 연결된다.
드라이버 회로들(410, 420)의 각각은 디코더(DEC) 및 소스 증폭기(AMP)를 포함할 수 있다. 디코더(DEC)는 도 4의 감마 전압 발생 회로(150))로부터 감마 전압들을 수신하고, 제1 입력 스위치 그룹(430) 및 제2 입력 스위치 그룹(450)을 통하여 디지털 데이터 신호들(DS1, DS2)을 수신한다. 디지털 데이터 신호들(DS1, DS2)은 디스플레이 패널에 포함된 픽셀들의 각각에 상응하는 픽셀 데이터들을 순차적으로 포함한다. 디코더(DEC)는 수신된 픽셀 데이터에 기초하여 감마 전압들 중의 하나를 출력할 수 있다. 소스 증폭기들(AMP)은 디코더들(DEC)의 각각으로부터 제공되는 전압을 증폭하여 아날로그 데이터 신호들(AS1, AS2)의 각각을 발생한다. 디코더(DEC) 및 소스 증폭기(AMP)는 다양한 방식으로 구현될 수 있다.
제1 출력 스위치(SWO1)는 제1 출력 인에이블 신호(OEN1)에 응답하여 스위칭 동작을 수행하고 제2 출력 스위치(SWO2)는 제2 출력 인에이블 신호(OEN2)에 응답하여 스위칭 동작을 수행한다. 도 12에 도시된 바와 같이, 제1 출력 인에이블 신호(OEN1) 및 제2 출력 인에이블 신호(OEN2)는 교번적으로(alternately) 활성화될 수 있고, 따라서, 제1 출력 스위치(SWO1) 및 제2 출력 스위치(SWO2)는 교번적으로 턴온될 수 있다. 다시 말해, 단위 구동 회로(400)는 제1 아날로그 데이터 신호(AS1)에 포함된 픽셀 데이터 및 제2 아날로그 데이터 신호(AS2)에 포함된 픽셀 데이터를 하나씩 교번적으로 연결 노드(NC)를 구동하기 위한 출력 신호((SOUT)로서 제공할 수 있다.
제1 입력 스위치 그룹(430)은 제1 및 제2 및 입력 스위치들(SWI1, SWI2)을 포함하고, 제2 입력 스위치 그룹(440)은 제3 및 제4 입력 스위치들(SWI3. SWI4)을 포함한다. 제1 내지 제4 입력 스위치들(SWI1~SWI4)은 제1 내지 제4 입력 선택 신호들(MX1~MX4)의 각각에 응답하여 스위칭 동작을 수행한다. 제1 래치 그룹(450)은 제1 및 제2 래치들(LT1, LT2)을 포함하고, 제2 래치 그룹(460)은 제3 및 제4 래치들(LT3, LT4)을 포함한다.
제1 입력 스위치 그룹(430)의 입력 스위치들(SWI1, SWI2)은 제1 입력 노드(NI1)에 공통으로 연결되고 디스플레이 패널(DPN)의 동일한 게이트 라인(GLi)에 연결되는 제1 그룹의 픽셀들(PX1, PX2)을 구동하기 위한 제1 그룹의 픽셀 데이터들(PD1, PD2)을 제1 디지털 데이터 신호(DS1)로서 제1 입력 노드(NI1)에 출력한다. 제2 입력 스위치 그룹(440)의 입력 스위치들(SWI3, SWI4)은 제2 입력 노드(NI2)에 공통으로 연결되고 동일한 게이트 라인(GLi)에 연결되는 제2 그룹의 픽셀들(PX3, PX4)을 구동하기 위한 제2 그룹의 픽셀 데이터들(PD3, PD4)을 제2 디지털 데이터 신호(DS2)로서 제2 입력 노드(NI2)에 전달한다.
이와 같이, 복수의 입력 스위치(SWI1~SWI4)들은 복수의 디지털 데이터 신호들(DS1, DS2)을 각각 제공하는 복수의 입력 스위치 그룹들(430, 440)로 그룹화된다. 마찬가지로 복수의 래치들(LT1~LT4)은 복수의 디지털 데이터 신호들(DS1, DS2)을 각각 제공하는 복수의 래치 그룹들(450, 460)로 그룹화된다.
도 12에 도시된 바와 같이, 제1 및 제2 입력 선택 신호들(MX1, MX2)은 교번적으로 활성화될 수 있고, 따라서 제1 및 제2 입력 스위치들(SWI1, SWI2)은 교번적으로 턴온될 수 있다. 다시 말해, 제1 및 제3 래치들(LT1, LT2)에 래치된 제1 및 제2 픽셀 데이터들(PD1, PD2)은 하나씩 교번적으로 제1 디지털 데이터 신호(DS1)를 통해 제1 드라이버 회로(310)에 제공될 수 있다. 마찬가지로, 제3 및 제4 입력 선택 신호들(MX3, MX4)은 교번적으로 활성화될 수 있고, 따라서 제3 및 제4 입력 스위치들(SWI3, SWI4)은 교번적으로 턴온될 수 있다. 다시 말해, 제3 및 제4 래치들(LT3 LT4)에 래치된 제3 및 제4 픽셀 데이터들(PD3, PD4)은 하나씩 교번적으로 제2 디지털 데이터 신호(DS2)을 통해 제2 드라이버 회로(320)에 제공될 수 있다.
결과적으로 입력 선택 신호들(MX1~MX4)의 순차적인 활성화 및 출력 인에이블 신호들(OEN1, OEN2)의 순차적인 활성화에 따라서, 출력 신호(SOUTj)는 PD1, PD3, PD2, PD4, PD1'의 순서로 픽셀 데이터들을 포함한다. 시점들(T1~T6)에서 컬럼 선택 신호들(CS1~CS4)이 순차적으로 활성화되면, 출력 신호(SOUTj)에 포함된 픽셀 데이터들은 출력 신호(SOUTj)에 포함된 순서에 따라서 제1 내지 제4 픽셀들(PX1~PX4)에 순차적으로 제공된다.
이와 같이, 본 발명의 실시예들에 따른 소스 구동 회로 및 이를 포함하는 디스플레이 장치는, 각각의 연결 노드에 복수의 단위 구동 회로들을 이용하여 하나의 단위 구동 회로가 하나의 픽셀 데이터에 상응하는 아날로그 데이터 신호를 출력하는 동안에 다른 픽셀 데이터에 상응하는 디지털 데이터 신호에 대한 아날로그 변환 및 증폭 동작을 수행함으로써 소스 안정화 시간을 효율적으로 단축할 수 있다.
이와 같이, 픽셀 배열 구조에 따라서, 도 8 및 9의 실시예 또는 도 11 및 12의 실시예가 선택적으로 적용될 수 있다. 도 7의 RGB 스트라이프 구조의 경우에는 각 입력 스위치 그룹은 3개의 입력 스위치들을 포함하고, 6개의 컬럼 스위치들, 즉 6개의 데이터 라인들이 하나의 상기 연결 노드에 공통으로 연결될 수 있다. 한편, 도 10의 펜타일 구조의 경우에는 각 입력 스위치 그룹은 2개의 입력 스위치들을 포함하고, 4개의 컬럼 스위치들, 즉 4개의 데이터 라인들이 하나의 상기 연결 노드에 공통으로 연결될 수 있다.
도 13은 도 7의 픽셀 배열 구조에 상응하는 단위 구동 회로의 일 실시예를 나타내는 도면이고, 도 14는 도 13의 단위 구동 회로의 동작을 나타내는 타이밍도이다. 이하 도 8 및 9와 중복되는 설명은 생략한다.
도 13의 단위 구동 회로(500)는 제1 드라이버 회로(510), 제2 드라이버 회로(520), 제1 출력 스위치(SWO1), 제2 출력 스위치(SWO2), 제1 입력 스위치 그룹(530), 제2 입력 스위치 그룹(540), 제1 래치 그룹(550), 제2 래치 그룹(560), 제1 모드 스위치(SWM1) 및 제2 모드 스위치(SWM2)를 포함할 수 있다. 도 13의 단위 구동 회로(500)는 도 8의 단위 구동 회로(300)와 비교하여 모드 스위치들(SWM1, SWM2)을 제외하고는 실질적으로 동일하다.
제1 모드 스위치(SWM1)는 제2 출력 스위치(SWO2) 및 연결 노드(NC) 사이에 연결된다. 실시예에 따라서, 제1 모드 스위치(SWM1)는 제1 출력 스위치(SWO1) 및 연결 노드(NC) 사이에 연결될 수도 있다. 제2 모드 스위치(SWM2)는 제1 입력 노드(NI1) 및 제2 입력 노드(NI2) 사이에 연결된다. 제1 모드 스위치(SWM1) 및 제2 모드 스위치(SWM2)는 모드 신호(MD) 및 반전 모드 신호(MDB)에 각각 응답하여 턴온될 수 있다.
제1 동작 모드에서 제1 모드 스위치(SWM1)는 턴온되고 제2 모드 스위치(SWM2)는 턴오프될 수 있다. 이 경우, 단위 구동 회로(500)는 도 8의 단위 구동 회로(300)와 동일하게 되고, 도 9를 참조하여 설명한 바와 같이 동작할 수 있다.
제2 동작 모드에서 제1 모드 스위치(SWM1)는 턴오프되고 제2 모드 스위치(SWM2)는 턴온될 수 있다. 결과적으로 제2 동작 모드의 경우에는 하나의 드라이버 회로, 예를 들어, 제1 드라이버 회로(510)를 이용하여 6개의 데이터 라인들(DL1~DL6)을 구동하게 된다. 이러한 제2 동작 모드가 도 14에 도시되어 있다.
도 14에 도시된 바와 같이 제2 동작 모드에서는 제1 출력 인에이블 신호(OEN1)가 항상 활성화된 상태를 유지하고, 제2 드라이버 회로(520)가 디스에이블되므로 제2 출력 인에이블 신호(OEN2)도 디스에이블된다.
한편, 제2 동작 모드에서는 제1 내지 제6 입력 스위치들(SWI1~SWI6)이 모두 하나의 그룹으로 동작하고 제1 내지 제6 래치들(LT1~LT6)도 하나의 그룹으로 동작한다. 따라서, 제1 내지 제6 입력 선택 신호들(MX1~MX6)이 하나씩 순차적으로 활성화되고, 출력 신호(SOUTj)는 PD1, PD2, PD3, PD4, PD5, PD6, PD1'의 순서로 픽셀 데이터들을 포함한다. 시점들(T1~T6)에서 컬럼 선택 신호들(CS1~CS4)이 순차적으로 활성화되면, 출력 신호(SOUTj)에 포함된 픽셀 데이터들은 출력 신호(SOUTj)에 포함된 순서에 따라서 제1 내지 제6 픽셀들(PX1~PX6)에 순차적으로 제공된다.
이와 같이, 모드 스위치들(SWM1, SWM2)를 이용하여 복수의 드라이버 회로들로서 각각의 연결 노드를 구동하는 제1 동작 모드 및 하나의 드라이버 회로를 이용하여 각각의 연결 노드를 구동하는 제2 동작 모드를 선택적으로 수행할 수 있다.
도 15는 본 발명의 실시예들에 따른 디스플레이 장치의 소스 구동 방법을 나타내는 순서도이다.
도 15를 참조하면, 디스플레이 패널에 연결되는 각각의 연결 노드에 복수의 드라이버 회로들을 할당한다(S100). 상기 각각의 연결 노드 및 상기 복수의 드라이버 회로들 사이에 복수의 출력 스위치들을 병렬로 연결한다(S200). 상기 드라이버 회로들을 이용하여 복수의 디지털 데이터 신호들에 대한 아날로그 변환 및 증폭 동작을 수행하여 복수의 아날로그 데이터 신호들을 발생한다(S300). 상기 복수의 출력 스위치들을 이용하여 상기 복수의 아날로그 데이터 신호들을 교번적으로 상기 각각의 연결 노드에 전달한다(S400).
도 16은 소스 드라이버의 소스 안정화 시간을 설명하기 위한 파형도이고, 도 17A, 17B, 17C 및 18은 본 발명의 실시예들에 따른 디스플레이 장치의 소스 안정화 시간의 단축을 나타내는 도면들이다.
도 16에는 입력 신호(INP)에 대한 디스플레이 패널의 프로브 위치(XP)에서의 전압 파형이 예시되어 있다. 프로브 위치(XP)까지의 입력 신호(INP)의 부하에 따라서 상승 안정화 시간(Tr) 및 하강 안정화 시간(Tf)이 증가한다.
도 17a는 이상적인 경우의 신호 전달 경로를 나타낸다. 복수의 프로브 위치들(XP1~XP5)에는 저항성 부하들(R1~R4) 및 용량성 부하들(C1~C4)이 존재하고 입력 신호(INP)의 인가 지점부터 멀어질수록 도 16의 상승 안정화 시간(Tr) 및 하강 안정화 시간(Tf)이 증가한다. 도 17b는 도 13 및 14를 참조하여 설명한 즉 하나의 증폭기(AMP)를 이용하여 각 연결 노드를 제2 동작 모드의 경우를 나타내고, 도 17c는 두 개의 증폭기들(AMP1, AMP2)을 이용하여 입력 신호들(INP1, INP2)로 각 연결 노드를 구동하는 제1 동작 모드를 나타낸다. RC0는 내부 부하를 나타낸다.
도 18은 도 17a에 상응하는 제1 경우(CASE1), 도 17b에 해당하는 제1 경우(CASE2) 및 도 17c에 상응하는 제3 경우(CASE3)에 대하여, 제1 내지 제5 프로브 위치들(X1~X5)에서의 상승 안정화 시간(Tr) 및 하강 안정화 시간(Tf)의 시뮬레이션 결과가 us로 나타낸다. 만약 표준이 소스 안정화 시간이 9us 이내일 것이 요구하는 경우, 제2 경우(CASE)는 제4 및 제5 프로브 위치들(XP4, XP5)에서 표준을 만족하지 못한다(SPEC OUT). 반면에 제 3 경우(CASE3)는 모든 프로브 위치들(XP1~XP5)에서 표준을 만족한다(SPEC IN).
본 발명의 실시예들에 따른 소스 구동 회로 및 이를 포함하는 디스플레이 장치는 디스플레이 패널을 구동하기 위한 각각의 연결 노드에 복수의 단위 구동 회로들을 배치함으로써 소스 안정화 시간을 단축하고 디스플레이 장치의 성능을 향상시킬 수 있다.
도 19는 본 발명의 실시예들에 따른 시스템을 나타내는 블록도이다.
도 19를 참조하면, 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 입출력 장치(740), 파워 서플라이(750) 및 디스플레이 장치(760)를 포함할 수 있다. 프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(720) 및 저장 장치(730)는 시스템(700)의 동작에 필요한 데이터들을 저장할 수 있다. 입출력 장치(740)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(750)는 시스템(700)의 동작에 필요한 파워를 공급할 수 있다. 디스플레이 장치(760)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
도 1 내지 18을 참조하여 전술한 바와 같이, 본 발명의 실시예들에 따른 디스플레이 장치(760)는 디스플레이 패널을 구동하기 위한 각각의 연결 노드에 복수의 단위 구동 회로들을 배치함으로써 소스 안정화 시간을 단축하고 디스플레이 장치의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 디스플레이 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 디스플레이 패널에 연결되는 복수의 연결 노드들을 각각 구동하기 위한 복수의 단위 구동 회로들을 포함하고,
    상기 복수의 단위 구동 회로들의 각각은,
    복수의 디지털 데이터 신호들에 대한 아날로그 변환 및 증폭 동작을 수행하여 복수의 아날로그 데이터 신호들을 발생하는 복수의 드라이버 회로들; 및
    상기 복수의 연결 노드들 중 상응하는 연결 노드 및 상기 복수의 드라이버 회로들 사이에 병렬로 연결되어 상기 복수의 아날로그 데이터 신호들을 교번적으로(alternately) 상기 상응하는 연결 노드에 전달하는 복수의 출력 스위치들을 포함하고,
    상기 복수의 드라이버 회로들의 각각은 상기 복수의 연결 노드들 중 하나의 연결 노드만을 구동하는 디스플레이 장치의 소스 구동 회로.
  2. 제1 항에 있어서,
    상기 복수의 드라이버 회로들의 각각은,
    상기 복수의 아날로그 데이터 신호들 중 상응하는 아날로그 데이터 신호를 상기 상응하는 연결 노드에 전달하기 전에, 상기 복수의 디지털 데이털 신호들 중 상응하는 디지털 데이터 신호를 수신하여 상기 상응하는 아날로그 데이터 신호를 미리 발생하는 것을 특징으로 하는 디스플레이 장치의 소스 구동 회로.
  3. 제1 항에 있어서,
    상기 복수의 드라이버 회로들의 각각은,
    상기 복수의 디지털 데이터 신호들 중 상응하는 디지털 데이터 신호를 통하여 상기 디스플레이 패널의 동일한 게이트 라인에 연결되는 복수의 픽셀들을 구동하기 위한 복수의 픽셀 데이터들을 순차적으로 수신하는 것을 특징으로 하는 디스플레이 장치의 소스 구동 회로.
  4. 제1 항에 있어서,
    상기 단위 구동 회로들의 각각은,
    상기 디스플레이 패널의 동일한 게이트 라인에 연결되는 복수의 픽셀들을 구동하기 위한 복수의 픽셀 데이터들을 각각 저장하는 복수의 래치들; 및
    상기 복수의 래치들의 각각을 상기 복수의 드라이버 회로들의 각각에 연결하는 복수의 입력 스위치들을 더 포함하는 것을 특징으로 하는 디스플레이 장치의 소스 구동 회로.
  5. 제4 항에 있어서,
    상기 복수의 입력 스위치들은 상기 복수의 디지털 데이터 신호들을 각각 제공하는 복수의 입력 스위치 그룹들로 그룹화되는 것을 특징으로 하는 디스플레이 장치의 소스 구동 회로.
  6. 제5 항에 있어서,
    각각의 입력 스위치 그룹에 속하는 상기 입력 스위치들은 순차적으로 턴온되는 것을 특징으로 하는 디스플레이 장치의 소스 구동 회로.
  7. 제5 항에 있어서,
    서로 다른 두 개의 입력 스위치 그룹들에 각각 속하는 두 개의 입력 스위치들이 동시에 턴온되는 시간 구간을 갖는 것을 특징으로 하는 디스플레이 장치의 소스 구동 회로.
  8. 제5 항에 있어서,
    각각의 드라이버 회로에 연결된 상기 출력 스위치가 턴온되어 하나의 픽셀 데이터에 상응하는 상기 아날로그 데이터 신호가 상기 상응하는 연결 노드에 전달되기 전에, 상기 하나의 픽셀 데이터를 전달하는 상기 입력 스위치가 턴온되어 상기 하나의 픽셀 데이터가 상기 디지털 데이터 신호를 통하여 상기 각각의 드라이버 회로에 제공되는 것을 특징으로 하는 디스플레이 장치의 소스 구동 회로.
  9. 제1 입력 노드를 통하여 수신되는 제1 디지털 데이터 신호에 대한 아날로그 변환 및 증폭 동작을 수행하여 제1 출력 노드를 통하여 제1 아날로그 데이터 신호를 출력하는 제1 드라이버 회로;
    제2 입력 노드를 통하여 수신되는 제2 디지털 데이터 신호에 대한 아날로그 변환 및 증폭 동작을 수행하여 제2 출력 노드를 통하여 제2 아날로그 데이터 신호를 출력하는 제2 드라이버 회로;
    디스플레이 패널에 연결되는 복수의 연결 노드들 중 제1 연결 노드 및 상기 제1 출력 노드 사이에 연결되는 제1 출력 스위치; 및
    상기 제1 연결 노드 및 상기 제2 출력 노드 사이에 연결되는 제2 출력 스위치를 포함하고,
    상기 제1 드라이버 회로 및 상기 제2 드라이버 회로 각각은 상기 복수의 연결 노드들 중 상기 제1 연결 노드만을 구동하는 디스플레이 장치의 소스 구동 회로.
  10. 제9 항에 있어서,
    상기 제1 출력 스위치 및 상기 제2 출력 스위치는 교번적으로(alternately) 턴온되는 것을 특징으로 하는 디스플레이 장치의 소스 구동 회로.

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