JP5153540B2 - 同期式半導体メモリ素子及びその駆動方法 - Google Patents
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Description
440 データ整列部
460 整列保持信号発生部
Claims (11)
- データストローブ信号に応答して、データ整列基準パルスを生成するデータ整列基準パルスの発生手段と、
前記データ整列基準パルス及びデータ入力クロックに応答して、前記データストローブ信号のポストアンブルに対応する、一定期間アクティブになる整列保持信号を生成する整列保持信号の発生手段と、
前記データ整列基準パルス及び前記整列保持信号に応答して、入力データを整列するデータ整列手段と
を備えることを特徴とする同期式半導体メモリ素子。 - 前記データ入力クロックに応答して、前記データ整列手段から出力された整列データをグローバルデータラインに伝送するグローバルデータラインの書き込み駆動手段を更に備えることを特徴とする請求項1に記載の同期式半導体メモリ素子。
- 前記整列保持信号の発生手段が、
前記データストローブ信号のポストアンブルに対応する前記データ整列基準パルスの特定のアクティブ期間をサンプリングするパルス選択部と、
該パルス選択部の出力信号をセット入力とし、前記データ入力クロックをリセット入力として、前記整列保持信号を出力するRSラッチ部と
を備えることを特徴とする請求項1に記載の同期式半導体メモリ素子。 - データストローブ信号をバッファリングするデータストローブ信号の入力バッファと、
該データストローブ信号の入力バッファの出力信号を受信して、前記データストローブ信号の立ち下がりエッジに対応するデータストローブ立ち下がりパルスを生成するデータストローブ立ち下がりパルス発生部と、
前記データストローブ立ち下がりパルス及び整列保持信号に応答して、入力データを整列するデータ整列部と、
該データ整列部から出力された整列データをデータ入力クロックに同期させて、グローバルデータラインに伝送するグローバルデータラインの書き込み駆動部と、
前記データストローブ立ち下がりパルス及び前記データ入力クロックに応答して、前記データストローブ信号のポストアンブルに対応する、一定期間アクティブになる前記整列保持信号を生成する整列保持信号発生部と
を備えることを特徴とする同期式半導体メモリ素子。 - 前記整列保持信号発生部が、
前記データストローブ信号のポストアンブルに対応する前記データストローブ立ち下がりパルスの特定のアクティブ期間をサンプリングするパルス選択部と、
該パルス選択部の出力信号をセット入力とし、前記データ入力クロックをリセット入力とするRSラッチ部と
を備えることを特徴とする請求項4に記載の同期式半導体メモリ素子。 - 前記パルス選択部が、前記データストローブ立ち下がりパルスの2番目及び4番目のパルスをサンプリングすることを特徴とする請求項5に記載の同期式半導体メモリ素子。
- 前記RSラッチ部が、前記パルス選択部の出力信号及び前記データ入力クロックを各々入力として、クロスカップルされた第1NORゲート及び第2NORゲートを備えることを特徴とする請求項5に記載の同期式半導体メモリ素子。
- 前記データ整列部が、
前記整列保持信号に応じて、前記データストローブ立ち下がりパルスを選択的に遮断する遮断部と、
該遮断部の出力信号に応答して、入力データを伝送する複数のDフリップフロップと
を備えることを特徴とする請求項4に記載の同期式半導体メモリ素子。 - 前記遮断部が、前記データストローブ立ち下がりパルス及び前記整列保持信号を入力とするNANDゲートを備えることを特徴とする請求項8に記載の同期式半導体メモリ素子。
- 前記データストローブ立ち下がりパルス、データストローブ終了信号、及び書き込みパルスに応答して、前記データストローブ信号の入力バッファをディセーブルさせるバッファディセーブル信号を生成するバッファディセーブル信号発生部を更に備えることを特徴とする請求項4に記載の同期式半導体メモリ素子。
- 前記バッファディセーブル信号発生部が、
前記データストローブ立ち下がりパルス及び前記データストローブ終了信号を入力とするANDゲートと、
ソースが電源電圧端に接続され、ドレインがバッファディセーブル信号出力端に接続されて、前記書き込みパルスをゲート入力とするプルアップPMOSトランジスタと、
ソースが接地電圧端に接続され、ドレインが前記バッファディセーブル信号出力端に接続されて、前記ANDゲートの出力信号をゲート入力とするプルダウンNMOSトランジスタと、
前記バッファディセーブル信号の出力端をラッチするラッチと
を備えることを特徴とする請求項10に記載の同期式半導体メモリ素子。
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