JPH01166394A - スタティック型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スタティック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、素子の微細化
により大記憶容量化を図ったＣＭＯ８（相補型ＭＯ３）
回路により構成されるスタティック型ＲＡＭに利用して
有効な技術に関するものである。

〔従来の技術〕

ＣＭＯＳスタティック型ＲＡＭにおけるメモリセルは、
例えばそのゲートとドレインが交差接続された記憶用Ｍ
ＯＳ　Ｆ　ＥＴと、これらの記憶用ＭＯＳＦＥＴのドレ
インに設けられたポリシリコン高抵抗からなる情報保持
部と、その一対の入出力端子と相補データ線との間に設
けられた伝送ゲー）ＭＯＳＦＥＴとにより構成される。

上記相補データ線には、ＮチャンネルＭＯＳ　Ｆ　ＥＴ
からなる負荷ＭＯＳ　Ｆ　ＥＴが設けられる。このよう
なスタティック型ＲＡＭに関しては、例えば、特開昭５
９−７５４８６号公報参照。

〔発明が解決しようとする問題点〕

半導体技術の進展に伴いスタティック型ＲＡＭの素子の
微細化が益々図られる傾向にある。しかしながら、この
ような素子の微細化に伴い、そのしきい値電圧が低くさ
れる。ＭＯＳＦＥＴのしきい値電圧の低下そのものは、
アドレスデコーダ回路等の周辺回路にあっては、その動
作電流が大きくなる結果、高速動作化が可能となる。

しかしながら、メモリセルを構成するオフ状態にされた
情報記憶用ＭＯＳＦＥＴにあっては、そのドレインとソ
ースとの間に流れるテーリング電流の増加をもたらす、
メモリセルは、低消費電力化のためにＰチャンネル型の
負荷ＭＯ＄ＦＥＴやポリシリコン負荷抵抗の抵抗値が極
めて大きく設定されるから、情報保持のための電流は微
小となる。それ故、上記オフ状態にされた情報記憶用Ｍ
ＯＳＦＥＴのテーリング電流が増加すると、オン状態に
された情報記憶用ＭＯＳ　Ｆ　ＥＴのゲート電圧が低下
してデータ保持特性が悪化するという問題が生じること
が、本願発明者の研究によって明らかにされた。

この発明の目的は、素子の微細化を図りつつ、データ保
持特性の改善を図ったスタティック型ＲＡＭを提供する
ことにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、スタティック型メモリセルにおける情報記憶
用ＭＯＳ　Ｆ　ＥＴのしきい値電圧を、そのゲート長を
長くしたり、あるいはチャンネル部分の濃度を高くする
こと等により他のＭＯＳ　Ｆ　ＥＴのしきい値電圧より
高く設定する。

〔作　用〕

上記した手段によれば、メモリセルを構成する情報記憶
用ＭＯＳＦＥＴにおけるテーリング電流を小さくするこ
とができるから、データ保持特性の改善を図ることがで
きる。

〔実施例〕

第１図には、この発明が適用されるスタティック型ＲＡ
Ｍの一実施例の回路図が示されている。

特に制限されないが、同図のＲＡＭは、公知のＣＭＯ３
集積回路技術によって１個の単結晶シリコンのような半
導体基板上に形成される。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導
体基板表面に形成されたＰ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯＳＦＥＴの基板ゲートを構成する。

メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ，
ワード線ＷＯないしＷｎ及び相補データ線ＤＯ，Ｄｏな
いしＤＩ、Ｄｉから構成されている。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差接続され、かつソース
が回路の接地点に結合されたＮチャンネル型の記憶ＭＯ
ＳＦＥＴＱ１．Ｑ２と、上記ＭＯＳＦＥＴＱＩ、Ｑ２の
ドレインと電源端子Ｖｃｃとの間に設けられたポリ　（
多結晶）シリコン層からなる高抵抗Ｒ１，Ｒ２とを含ん
でいる。上記ＭＯＳＦＥＴＱＩ、Ｑ２の共通接続点と相
補データ線Ｄｏ、ＤＯとの間にＮチャンネル型の伝送ゲ
ートＭＯＳＦＥＴＱ３．Ｑ４が設けられている。同じ行
に配置されたメモリセルの伝送ゲートＭＯＳＦＥＴＱ３
．Ｑ４等のゲートは、それぞれ例示的に示された対応す
るワード線ＷＯ〜Ｗｎ等に共通に接続され、同じ列に配
置されたメモリセルの入出力端子は、それぞれ例示的に
示された対応する一対の相補データ線（ビット線又はデ
イジット線）ＤＯ，ＤＯ及びＤｌ、ＤＩ等に接続されて
いる。

メモリセルにおいて、ＭＯＳＦＥＴＱＩ、Ｑ２及び抵抗
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯＳＦＥＴＱＩがオフ状
態にされているときのＭＯＳＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。

同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、上
記抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱＩ、Ｑ２のドレイ
ンリーク電流を補償できる程度の高抵抗にされる。抵抗
Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量（図示し
ない）に蓄積されている情報電荷が放電させられてしま
うのを防ぐ程度の電流供給能力を持つ。

この実施例に従うと、ＲＡＭが０ＭＯ３−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯＳＦＥＴとポリシリコン抵抗
素子とから構成される。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯＳＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯ５ＦＥＴ
ＱＩ又はＱ２のゲート電極上に形成できるとともに、そ
れ自体のサイズを小型化できる。そして、Ｐチャンネル
ＭＯ５ＦＥＴを用いたときのように、駆動ＭＯＳＦＥＴ
Ｑ１．Ｑ２から比較的大きな距離を持って離さなければ
ならないことがないので無駄な空白部分が生じない。

この実施例では、上記記憶用ＭＯＳＦＥＴＱＩとＱ２は
、そのしきい値電圧が高く設定される。

上記記憶用ＭＯＳＦＥＴＱＩとＱ２のしきい値電圧を高
（設定する方法としては、例えばＭＯＳＦＥＴのゲート
長（チャンネル長）を後述するような周辺回路を構成す
るＭＯＳＦＥＴのそれより長（設定する。すなわち、素
子の微細化が図られるにもかかわらず、上記記憶ＭＯＳ
ＦＥＴＱＩとＱ２は、それとは逆にゲート長を長く設定
される。

この構成においては、第２図の特性図に示すように、ゲ
ート長を長くすることにより、オフ状態のもとてのドレ
インとソース間に流れるテーリング電流を小さく設定す
ることができる。この構成におていは、上記ゲート長を
多少長くすることにより、集積度が多少犠牲になる反面
、製造工程が増加することがない。

この構成に代えて、第４図の概略断面図に示すように、
上記メモリセルがＰ型のウェル（ＷＥＬＬ）９１域に形
成される場合、上記記憶ＭＯＳＦＥＴＱＩ、Ｑ２のＰ型
ウェル（ＷＥＬＬ）により構成されるチャンネル（基板
ゲート）表面にイオン打ち込み法によって、それと同導
電型のボロン等のＰ型不純物を導入することにより、し
きい値電圧ｖｔｈを高くする。このようなしきい値電圧
ｖｔｈの増大により、第３図の特性図に示すようにオフ
状態のもとてのドレインとソース間に流れる電流を低下
させることができる。この構成では、イオン打ち込み工
程が増加する反面、記憶用ＭＯＳＦＥＴＱＩ、Ｑ２のゲ
ート長を微細化できるから、高集積度を維持することが
できる。

なお、メモリセルを構成する伝送ゲー）ＭＯＳＦＥＴＱ
３．Ｑ４のチャンネル部分にも上記イオン打ち込みを行
うことによって、そのしきい値電圧を高く設定するもの
であってもよい、この場合には、メモリセルが形成され
る領域全面にイオン打ち込みを行うものであるため、そ
のマスクの形成が容易になるものである。上記のように
伝送ゲートＭＯＳＦＥＴＱ３．Ｑ４のしきい値電圧を高
くすると、ワード線の二重選択マージンを大きくするこ
とができる。すなわち、ワード線の切り換え時において
、選択すべきワード線の立ち上がりを早くすることがで
きる。

同図において、特に制限されないが、各相補データ線Ｄ
Ｏ，ＤＯ及びＤＩ、ＤＩと電源電圧Ｖｃｃとの間には、
そのゲートに定常的に回路の接地電位が供給されること
によって抵抗素子として作用するＰチャンネル型の負荷
ＭＯＳＦＥＴＱ５〜Ｑ８が設けられる。これらのＭＯＳ
ＦＥＴＱ５〜Ｑ８は、そのサイズが比較的小さく形成さ
れることによって、小さなコンダクタンスを持つように
される。これらの負荷ＭＯＳＦＥＴＱ５〜Ｑ８には、そ
れぞれ並列形態にＰチャンネル型の負荷ＭＯＳＦＥＴＱ
９〜Ｑ１２が設けられる。これらの負荷ＭＯＳＦＥＴＱ
９〜．Ｑｌ　２は、そのサイズが比較的大きく形成され
ることによって、比較的大きなコンダクタンスを持つよ
うにされる。上記ＭＯＳＦＥＴＱ９〜Ｑ１２がオン状態
におけるＭＯＳＦＥＴＱ５〜Ｑ８との合成コンダクタン
スとメモリセルＭＣの伝送ゲートＭＯＳＦＥＴ及び記憶
用ＭＯＳＦＥＴの合成コンダクタンスとの比は、上記メ
モリセルＭＣの読み出し動作において、相補データ線Ｄ
ｏ、ＤＯ及びＤＩ、Ｄｌ等が、その記憶情報に従った所
望の電位差を持つような値に選ばれる。上記各負荷ＭＯ
ＳＦＥＴＱ９〜Ｑ１２のゲートには、書き込み動作の時
に電源電圧Ｖｃｃのようなハイレベルにされる内部書き
込み信号ＷＥが供給される。これにより、書き込み動作
のとき、上記負荷ＭＯＳＦＥＴＱ９〜Ｑ１２はオフ状態
にされる。したがって、書き込み動作における相補デー
タ線の負荷手段は、上記小さなコンダクタンスのＭＯＳ
ＦＥＴＱ５〜Ｑ８のみとなる。

同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
−ＤＣＲを構成するノア（ＮＯＲ）ゲー、ト回路Ｇ１で
形成された出力信号によって選択される。このことは、
他のワード線Ｗｎについても。

同様である。

上記ＸアドレスデコーダＸ−ＤＣＲは、相互において類
似のノアゲート回路Ｇｌ、０２等により構成される。こ
れらのノアゲート回路Ｇ１．Ｇ２等の入力端子には、複
数ビットからなる外部アドレス信号ＡＸ（図示しない適
当な回路装置から出力されたアドレス信号）を受けるＸ
アドレスバッファＸ−ＡＤＢによって形成された内部相
補アドレス信号が所定の組合せをもって印加される。こ
れらのノアゲート回路Ｇｌ、Ｇ２等を構成するＭＯＳＦ
ＥＴは、図示しないけれども、そのゲート長やしきい値
電圧は、上記メモリセルのＭＯＳＦＥＴＱ１．Ｇ２等と
は異なり、可能な範囲で素子の微細化が図られ、それに
従った比較的低いしきい値電圧を持つようにされる。こ
のことは、以下の各回路を構成するＭＯＳＦＥＴにおい
ても同様である。

上記メモリアレイにおける相補データ線ＤＯと共通相補
データ線ＣＤＯとの間には、並列形態にされたＮチャン
ネルＭＯＳＦＥＴＱＩ　３とＰチャンネルＭＯＳＦＥＴ
ＱＩ　４からなるＣＭＯＳスイッチ回路が設けられる。

他のデータ線ＤＯ及びＤ・１、Ｄｌ等も上記類似のＣＭ
ＯＳスイッチ回路によって対応する共通相補データ線Ｃ
Ｄ、ＣＤに接続される。これらのＣＭＯＳスイッチ回路
は、カラムスイッチ（データ線選択回路）を構成する。

上記カラムスイッチ回路を構成するＮチャンネル型のＭ
Ｏ５ＦＥＴＱＩ　２．Ｑｌ　５及びＧ１７゜Ｇ１９のゲ
ートには、それぞれＹアドレスデコーダＹ−ＤＣＨによ
って形成される選択信号ＹＯ。

Ｙｌが供給される。上記Ｐチャンネル型のＭＯＳＦＥＴ
ＱＩ　４．Ｑｌ　＆及びＧ１８．Ｇ２０のゲートには、
上記選択信号ＹＯ，Ｙｌを受けるＣＭＯＳインバータ回
路Ｎ１．Ｎ２の出力信号が供給される。

ＹアドレスデコーダＹ−ＤＣＲは、相互において類似の
構成とされたノアゲート回路Ｇ３．Ｇ４等により構成さ
れる。これらのノアゲート回路Ｇ３．０４等には、複数
ピットからなる外部アドレス信号ＡＹ（図示しない適当
な回路装置から出力されたアドレス信号）を受けるＹア
ドレスバッファＹ−ＡＤＢによって形成された内部相補
アドレス信号が所定の組合せをもって印加される。

この実施例において、特に制限されないが、上記コモン
相補データ線ＣＤ、ＣＤには、書き込み動作の高速化の
ために、内部書き込み信号ＷＥがゲートに供給されるこ
とによって、高速なライトリカバリ動作を実現するため
に、Ｐチャンネル型の負荷（プルアップ”）ＭＯＳＦＥ
ＴＱ２１及びＣ２２が設けられる。

上記共通相補データ線ＣＤ、ＣＤは、読み出し回路ＲＡ
の入力端子と、書込み回路ＷＡの出力端子が接続される
。上記読み出し回路ＲＡは、データ出力端子Ｄｏｕｔに
読み出し信号を送出し、書込み回路ＷＡの入力＠手は、
データ入力端子Ｄｉｎから供給される書込みデータ信号
が供給される。

読み出し回路ＲＡは、センスアンプを含んでおり高感度
のセンス動作を行う。上記読み出し回路ＲＡは、制御回
路Ｃ０ＮＴから供給される代表的な制御信号φｒによっ
てその動作が制御される。

読み出し回路ＲＡば、それが動作状態にされているとき
にコモン相補データ線ＣＤ及びＣＤに供給されるデータ
信号を差動増幅し、増幅したデータ信号をデータ出力端
子Ｄｏｕｔに出力する。読み出し回路ＲＡは、それが非
動作状態にされているときに、その出力端子を高インピ
ーダンス状態もしくはフローティング状態にする。

書き込み回路ＷＡは、代表的な制御信号φ゛Ｗによって
その動作が制御され、動作状態にされているときにデー
タ入力端子Ｄｉｎに供給されている入力データと対応す
る相補データ信号をコモン相補データ線ＣＤ、ＣＤに出
力する。書き込み回路ＷＡは、それが非動作状態にされ
てい為ときにその一対の出力端子を高インピーダンス状
態もしくはフローティング状態にする。

タイミング制御回路ＴＣは、外部端子ＷＥ、　Ｃ８から
の制御信号を受けて、上記内部ａｍタイミング信号φｒ
、φＷ及びＷＥ等を形成する。

なお、特に制限されないが、それぞれ対とされた相補デ
ータ線Ｄｏ、Ｄｏ及びＤＩ、ＤＩ間及び／又は共通相補
データ線ＣＤ、ＣＤ間には、イコライズ用のＭＯＳ　Ｆ
　ＥＴを設けるものとしてもよい、これらのイコライズ
用ＭＯ５ＦＥＴは、アドレス信号の変化検出信号を受け
て、上記相補データ線及び／又は共通相補データ線を一
時的に短絡して、その電位を等しくさせるものである。

この実施例回路の動作を次に説明する。

チップ選択信号Ｃ８がロウレベルにされ、アドレス信号
ＡＸとＡＹが供給された状態において、ライトイネーブ
ル信号ＷＥをロウレベルにすると、書き込み回路ＷＡが
動作状態にされる。書き込み回路ＷＡは、外部端子Ｄｉ
ｎから供給された書き込み信号に従って、共通相補デー
タ線ＣＤ、ＣＤにはゾ電源電圧Ｖｃｃのようなハイレベ
ルと回路の接地電位のようなロウレベルの書き込み信号
を伝える。このような書き込み信号は、上記アドレス信
号ＡＹに従って動作状態にされたカラムスイッチＭＯＳ
ＦＥＴを介してメモリアレイＭ−ＡＲＹを構成する一対
の相補データ線に伝えられる。このようにして、相補デ
ータ線に伝えられた書門込み信号は、上記アドレス信号
ＡＸに従って選択状態にされたワード線に結合されたメ
モリセルに伝えられることによって書き込みがなされる
。この場合、上記書き込み信号に従って、選択されたメ
モリセルの記憶状態を反転させ為ために、相補データ線
の電位は、はゾ電源電圧Ｖｃｃのようなハイレベルと回
路の接地電位のようなロウレベルからなる大きな信号振
幅とすることが必要とされる。この実施例では、書き込
み信号ＷＥのハイレベルによって、上記ＰチャンネルＭ
Ｏ５ＦＥＴＱ９〜Ｑ１２は、オフ状態にされる。これに
よって、相補データ線には、比較的小さなコンダクタン
スを持つＭＯＳＦＥＴＱ５〜Ｑ８Ｌか接続されていない
から、相補データ線の電位を書き込み信号に従った大き
な信号振幅とすることができる。そして、書き込み動作
の終了とともに、書き込み信号ＷＥがロウレベルに変化
する。これによって、比較的大きなコンダクタンスを持
つ負荷ＭＯＳＦＥＴＱ９〜Ｑ１２がオン状態なり、上記
書き込み信号のリセット（ライトリカバリ動作）を高速
に行うことができる。これにより、書き込み後の読み出
し動作を高速に行うことができる。このことは、共通相
補データ線ＣＤ、ＣＤ側においても、上記書き込み信号
ＷＥによりスイッチ制御される負荷ＭＯＳＦＥＴＱ２１
．Ｑ２２により、同様な動作が行われるものである。

カラムスイッチ回路として、ＣＭＯＳスイッチ回路を用
いているので、その合成コンダクタンスを小さくできる
とともに、共通相補データ線に伝えられる上記大きな信
号振幅の書き込み信号をレベル損失なく、選択された相
補データ線に伝えることができるものである。

チップ選択イ８号Ｃ８がロウレベルにされ、アドレス信
号ＡＸとＡＹが供給された状態において、ライトイネー
ブル信号ＷＥがハイレベルなら、読み出し回路ＲＡが動
作状態にされる。

ワード線の選択動作によって各相補データ線には、それ
ぞれメモリセルが結合される。このとき、書き込み信号
ＷＥのロウレベルによって、Ｐチャンネル型の負荷ＭＯ
ＳＦＥＴＱ９〜Ｑ１２がオン状態にされている。これに
よって、相補データ線ＤＯ，ＤＯ及びＤＩ、ＤＩ等の負
荷ＭＯ５ＦＥＴのコンダクタンスは、比較的大きくされ
ている。

これによって、相補データ１％ＤＯ，Ｄｏ及びＤｌ。

Ｄｌ等は、はＶ電源電圧Ｖｃｃをバイアス電圧として供
給するものである。それ故、選択されたメモリセルから
相補データ線ＤＯ，ＤＯ及びＤＩ、Ｄｌ等に与えられる
読み出し信号は、電源電圧Ｖｃｃに近いハイレベルとロ
ウレベルにされる。この読み出しハイレベルとロウレベ
ルは、選択されたものがカラムスイッチ回路を介して共
通相補データ線ＣＤ、ＣＤに与えられ、上記動作状態に
された読み出し回路ＲＡのセンスアンプ及び出力回路を
通して外部端子Ｄｏｕｔへ送出される。

上述のように、比較的大きなコンダクタンスを持つＰチ
ャンネル型のＭＯＳ　Ｆ　ＥＴからなる負荷回路を介し
て、相補データ線には電源電圧Ｖｃｃに近いバイアス電
圧が与えられるものであるため、メモリセルの内部電圧
も上記相補データ線の電位に従った、比較的高い電圧に
される。このことは、記憶ＭＯＳＦＥＴのゲート容量に
蓄えられる情報電荷量が多くなることを意味する。これ
によって、耐α線強度の向上を図ることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）スタティック型メモリセルにおける情報記憶用Ｍ
ＯＳＦＥＴのしきい値電圧を、そのゲート長を長くした
り、あるいはチャンネル部分の濃度を高くすること等に
より他のＭＯＳ　Ｆ　ＥＴのしきい値電圧より高く設定
することにより、メモリセルを構成する情報記憶用ＭＯ
ＳＦＥＴにおけるテーリング電流を小さくすることがで
きるから、データ保持特性の改善を図ることができると
いう効果が得られる。

（２）上記（１）により、他の周辺回路の素子の微細化
が可能となるから、ＲＡＭの高集積化を実現できるとい
う効果が得られる。

（３）上記（１）により、プロセスバラツキが生じても
、記憶ＭＯＳＦＥＴのテーリング電流が低く設定される
ことによってそれを吸収できるから製品歩留まりを高く
することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、メモリセルに
おける負荷手段は、上記のような高抵抗ポリシリコンを
用いるものの他、前記のように電流供給能力が小さく設
定されたＰチャンネルＭＯＳＦＥＴを用いるものであっ
てもよい。また、データ線に設けられる負荷手段は、上
記のような２つのＭＯＳＦＥＴを用いるものの他、１つ
のＭＯＳＦＥＴから構成してもよい。

更に、データ線にプリチャージＭＯＳＦＥＴを設けて、
プリチャージされたデータ線の電位が選択されたメモリ
セルによってディスチャージされるから否かによって、
その読み出や書き込みを行うようにしてもよい、このよ
うにメモリアレイの構成及びその周辺回路の具体的回路
構成は、種々の実施形態を採ることができるものである
。

この発明は、スタティック型ＲＡＭに広く利用でき、例
えば１チツプマイクロコンピユータ等の各種ディジタル
集積回路に内蔵されるものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、スタティック型メモリセルにおける情報記
憶用ＭＯＳＦＥＴのしきい値電圧を、そのゲート長を長
くしたり、あるいはチャンネル部分の濃度を高くするこ
と等により他のＭＯＳＦＥＴのしきい値電圧より高く設
定することにより、メモリセルを構成する情報記憶用Ｍ
ＯＳＦＥＴにおけるテーリング電流を小さくすることが
できるから、データ保持特性の改善を図ることができる
。

【図面の簡単な説明】

第１図は、この発明が適用されたスタティック型ＲＡＭ
の一実施例を示す回路図、 第２図は、ゲート長とテーリング電流との関係を示す特
性図、 第３図は、しきい値電圧とテーリング電流との関係を示
す特性図、 第４図は、イオン打ち込み法によりしきい値電　　・圧
が高（されたＭＯＳ　Ｆ　ＥＴの概略断面図である。 Ｍ−ＡＲＹ−−メーＥリアレイ、ＸＡＤＢ　−−Ｘアド
レスバッファ、ＹＡＤＢ・・Ｙアドレスバッファ、ＸＤ
ＣＲ・・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙアドレス
デコーダ、ＭＣ・・メモリセル、ＷＡ・・書込み回路、
ＲＡ・・読み出し回路、ＴＣ・・タイミング制御回路 第１図 第　２　図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、そのゲートとドレインとが交差接続された情報記憶
   用ＭＯＳＦＥＴを含むスタティック型メモリセルと、そ
   のアドレス選択を行う周辺回路とを含むスタティック型
   ＲＡＭにおいて、上記情報記憶用ＭＯＳＦＥＴのしきい
   値電圧を他のＭＯＳＦＥＴのしきい値電圧より高く設定
   したことを特徴とするスタティック型ＲＡＭ。 ２、上記情報記憶用ＭＯＳＦＥＴは、そのゲート長が他
   のＭＯＳＦＥＴのゲート長より長くされることによって
   、そのしきい値電圧が高く設定されるものであることを
   特徴とする特許請求の範囲第１項記載のスタティック型
   ＲＡＭ。 ３、上記情報記憶用ＭＯＳＦＥＴは、そのチャンネル部
   分の不純物濃度がイオン打ち込み法により高くされるこ
   とによって、そのしきい値電圧が他のＭＯＳＦＥＴのし
   きい値電圧より高く設定されるものであることを特徴と
   する特許請求の範囲第１項記載のスタティック型ＲＡＭ
   。 ４、上記スタティック型ＲＡＭは、素子の微細化によっ
   て高集積化が図られるものであることを特徴とする特許
   請求の範囲第１、第２又は第３項記載のスタティック型
   ＲＡＭ。