JPS61294683A - スタテイツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、スタティック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、０ＭＯ５（相
補型ＭＯ３）回路により構成されたスタティック型ＲＡ
Ｍに利用して有効な技術に関するものである。

〔背景技術〕

ＭＯＳＦＥＴ　（絶縁ゲート型電界効果トランジスタ）
により構成されたスタティック型ＲＡＭにおけるメモリ
セルは、ラッチ形態にされたＣＭＯＳインバータ回路と
、その一対の入出力ノードと相補データ線とを結合させ
る伝送ゲートＭＯＳＦＥＴとからなる合計６個のＭＯＳ
　Ｆ　ＥＴからなるものがある゛（例えば、特開昭５５
−７０９８７号公報参照）、このメモリセルは、６個も
のＭＯＳＦＥＴが必要になるばかりでなく、Ｎチャンネ
ルＭＯＳ　Ｆ　ＥＴとＰチャンネルＭＯＳ　Ｆ　ＥＴと
を比較的距離を離して形成する必要があるため、そのセ
ルサイズが大きくなる。したがって、大記憶容量化には
適さない。

また、上記ラッチ形態のＣＭＯＳインバータ回路におけ
るＰチャンネル間Ｏ３ＦＥＴをポリシリコン高抵抗に置
き換えてセルサイズの小型化を図ったメモリセルがある
。このメモリセルは、ポリシリコン層を２層化する必要
がある等製造プロセスが複雑になるという問題がある。

〔発明の目的〕

この発明の目的は、素子数の低減と、製造プロセスの簡
素化を図ったスタティック型ＲＡＭスタティック型ＲＡ
Ｍ−ｔ−提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本圃において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、そのゲートとドレインが交差接続された記憶
用ＭＯＳＦＥＴに、伝送ゲートＭＯ３ＦＥ。

Ｔのテーリング（リーク）電流を利用してその情報保持
電流を形成するものである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ３Ｆ回路技術によって単結晶シリコンからなるような
１個の半導体基板上に形成される。

メモリセルを構成するＭＯＳＦＥＴは、Ｎチャンネル型
とされ、Ｎ型半導体基板上に形成されたＰ型台エル領域
上に形成される。Ｐチャンネル間Ｏ３ＦＥＴは、Ｎ型半
導体基板上に形成される。

Ｎチャンネル型ＭＯＳＦＥＴの基体ゲートとしてのＰ型
ウェル領域は、回路の接地端子に結合され、Ｐチャンネ
ル型ＭＯＳＦＥＴの共通の基体ゲートとしてのＮｙｊｉ
半導体基板は、回路の電源端子に結合される。なお、メ
モリセルを構成するＭＯＳＦＥＴをウェル領域に形成す
る構成は、α線等によって引き起こされるメモリセルの
蓄積情報の誤９た反転を防止する上で効果的であや。

メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ，
ワード線ＷＯないしＷｎ及び相補データ線（ビット線又
はディジット線）Ｄｏ、ＤＯないしＤｉ、Ｄｉから構成
されている。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差結線されかつソースが
回路の接地点ＧＮＤに結合された記憶用ＭＯＳＦＥＴＱ
Ｉ、Ｑ２と、上記ＭＯＳＦＥＴＱ１．Ｑ２の共通接続点
と相補データ線Ｄｏ、Ｄｏとの間に設けられた伝送ゲー
トＭＯＳＦＥＴＱ３．Ｑ４との合計４１１１のＮチャン
ネルＭＯ５ＦＥＴにより構成される。

同じ行に配置されたメモリセルの伝送ゲートＭＯＳＦＥ
ＴＱ３．Ｑ４等のゲートは、それぞれ例示的に示された
対応するワード線ＷＯ”Ｗｎ等に共通に接続され、同じ
列に配置されたメモリセルの入出力端子は、それぞれ例
示的に示された対応する一対の相補データ（又はビット
）線Ｄｏ、ＤＯ及びＤｌ、Ｄｌ等に接続されている。

メモリセルＭＣにおいて、記憶用ＭＯＳＦＥＴＱｌ、Ｑ
２のゲート容量に保持された情報電荷は、ＭＯＳＦＥＴ
ＱＩ、Ｑ２のドレインリーク〔又はテーリング（ｔａｉ
ｌｉｎｇ　）　）電流によって放電させられ、この実施
例では、上記情報電荷の放電を防ぐために、伝送ゲート
ＭＯＳＦＥＴＱ３及びＱ４におけるテーリング（リーク
）電流が利用される。

すなわち、伝送ゲートＭＯＳＦＥＴＱ３及びＱ４のテー
リング電流を上記記憶用ＭＯＳＦＥＴＱＩ。

Ｑ２のそれより大きく設定して、相補データ線ＤＯ，Ｄ
Ｏ等からオン状態にされた記憶用ＭＯＳＦＥＴＱ１又は
Ｑ２のゲート電圧（情報電荷）の低下を補償するように
するものである。

コノように伝送ゲートＭＯＳＦＥＴＱ３．Ｑ４のテーリ
ング電流を記憶用ＭＯＳＦＥＴＱＩ、Ｑ２のテーリング
電流より大きくするため、例えば、伝送ゲートＭＯＳＦ
ＥＴＱ３．Ｑ４は、そのチャンネル長が記憶用ＭＯＳＦ
ＥＴＱＩ、Ｑ２のチャンネル長より短く形成され、或い
は伝送ゲートＭＯＳＦＥＴＱ３．Ｑ４のしきい値電圧は
、記憶用ＭＯＳＦＥＴＱＩ、Ｑ２のしきい値電圧より小
さく設定される。

この実施例に従うと、メモリセルが合計４個のＭＯＳＦ
ＥＴにより構成されるとともに、ポリシリコン抵抗を用
いた場合のように２層ポリシリコン化等の製造プロセス
が不用になるから、その製造プロセスの複雑化すること
がない。

同図において、各相補データ線Ｄｏ、ＤＯ及びＤｌ、τ
１と電源電圧Ｖｃｃとの間には、そのゲートに定常的に
電ｉ！１１１ＪＥＶｃｃが供給されることによって抵抗
素子として作用する負荷ＭＯＳＦＥＴＱ７〜ＱＩＯが設
けられる。これにより、相補データ線Ｄｏ、Ｄｏ等は、
チップ非選択状態にあっては、オン状態を維持させるべ
き記憶用ＭＯＳＦＥＴのゲート容量には、データ線がそ
のしきい値電圧以上の高いレベルにされるものであるか
ら、それと対応する伝送ゲートＭＯＳＦＥＴからのテー
リング電流によって、情報電荷の放電、言い換えるなら
ば保持レベルの低下を補償することができる。また、読
み出し状態においては、メモリセルを構成する記憶用Ｍ
Ｏ５ＦＥＴや伝送ゲートＭＯＳＦＥＴの合成コンダクタ
ンスと、上記負荷ＭＯＳＦＥＴとのコンダクタンス比が
小さく設定されることによって、相補データ線に現れる
読み出し信号のハイレベルとロウレベルからなる信号振
幅が小さくされる。言い換えるならば、読み出しロウレ
ベルは、上記約３■のように比較的高いレベルを持つよ
うにされることによって、読み出しハイレベル（約３．
５Ｖ）のレベル差が小さくされる。

このように信号振幅を小さくすることにより、同じ相補
データ線から連続して次々にメモリセルの読み出しを行
う場合の相補データ線のハイレベルとロウレベルの切り
替わりを速くして高速読み出しが行える。また、上記読
み出しロウレベルが比較的高いレベルにされることによ
って、そのレベルを情報記憶用ＭＯＳＦＥＴのしきい値
電圧より大きくできるから、読み出し状態においてワー
ド線が非選択状態にされたメモリセルにおいても、伝送
ゲートＭＯＳＦＥＴからテーリング電流が供給しつづけ
られるので、その保持レベルの低下を上記同様に補償す
ることができる。

同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
−ＤＣＲを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形
成された出力信号によって選択される。このことは、池
のワード線Ｗｎについても同様である。

上記ＸアドレスデコーダＸ−ＤＣＲは、相互において類
似のノアゲート回路Ｇ１．Ｇ２等により構成される。こ
れらのノアゲート回路Ｇｌ、０２等の入力端子には、複
数ビットからなる外部アドレス信号ＡＸ（図示しない適
当な回路装置から出力されたアドレス信号）を受けるＸ
アドレスバッファＸ−ＡＤＢによりて形成された内部相
補アドレス信号が所定の組合せをもって印加される。

上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
Ｏ及びＤｌ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯＳＦＥＴＱ１２．Ｑ１３及びＧ１４．Ｇ１
５から構成されたカラムスイッチ回路を介してコモン相
補データ線ＣＤ、０石に接続される。このコモン相補デ
ータ線ＣＤ。

ＣＤには、読み出し回路ＲＡの入力端子と、書込み回路
ＷＡの出力端子が接続される。上記読み出し回路ＲＡは
、データ出力端子Ｄｏｕｔに読み出し信号を送出し、書
込み回路ＷＡの入力端子は、データ入力端子Ｄｉｎから
供給される書込みデータ信号を受ける。

読み出し回路ＲＡは、センスアンプを含んでおり高感度
のセンス動作を行う。上記読み出し回路ＲＡは、制御回
路Ｃ０ＮＴから供給される代表的な制御信号φｒによっ
てその動作が制御される。

読み出し回路ＲＡは、それが動作状態にされているとき
にコモン相補データ線ＣＤ及びＣＤに供給されるデータ
信号を差動増幅し、増幅したデータ信号をデータ出力端
子Ｄｏｕｔに出力する。読み出し回路ＲＡは、それが非
動作状態にされているときに、その出力端子を高インピ
ーダンス状態もしくはフローティング状態にする。

書き込み回路ＷＡは、代表的な制御信号φＷによってそ
の動作が制御され、動作状態にされているときにデータ
入力端子Ｄｉｎに供給されている入力データと対応する
相補データ信号をコモン相補データ線ＣＤ、ＣＤに出力
する。書き込み回路ＷＡは、それが非動作状態にされて
いるときにその一対の出力端子を高インピーダンス状態
もしくはフローティング状態にする。

カラムスイッチ回路を構成するＭＯＳＦＥＴＱ１２、Ｑ
１３及びＱ１４．Ｑ１５のゲートには、それぞれＹアド
レスデコーダＹ−ＤＣＨによって形成される選択信号ｙ
ｏ、ｙｉが供給される。このＹアドレスデコーダＹ−Ｄ
ＣＲは、相互において類似の構成とされたノアゲート回
路Ｇ３，０４等により構成される。これらのノアゲート
回路Ｇ３．０４等には、複数ビットからなる外部アドレ
ス信号ＡＹ（図示しない適当な回路装置から出力された
アドレス信号）を受けるＹアドレスバッファＹ−ＡＤＢ
によって形成された内部相補アドレス信号が所定の組合
せをもって印加される。

タイミング制御回路ＴＣは、外部端子ＷＥ、Ｃ８からの
制御信号を受けて、上記内部制御タイミング信号φｒ、
φＷ等を形成する。

なお、書込み動作においは、相補データ線の一方に与え
られる書込みロウレベルは、回路の接地電位のようなロ
ウレベルにされる。この実施例のメモリセルＭＣにあっ
ては、伝送ゲートＭＯＳＦＥＴにおけるテーリング電流
によって情報保持を行うようにするものであるので、書
込みロウレベル信号により、ワード線が非選択状態にさ
れたメモリセルＭＣにあっては、伝送ゲートＭＯＳＦＥ
Ｔにおけるテーリング電流によりそれと対応する記憶用
ＭＯＳ　Ｆ　ＥＴのゲート容量の情報電荷が放電させら
れる。したがって、書込み動作にとき、上記テーリング
電流によって非選択のメモリセルにおける情報電荷が放
電させられてしまうことがないように、ライトイネーブ
ル信号ＷＥのロウレベル期間（書込みパルス）を短くす
ればよい。

しかしながら、このような書込み条件に＠限を設けると
、ユーザーにおいて扱いにくくなってしまう、そこで、
第２図のタイミング図に示すように、ライトイネーブル
信号ＷＥをロウレベルからハイレベルに変化したタイミ
ングをとらえて、実質的な書込み信号φＷを形成するよ
うにするものである。すなわち、タイミング制御回路Ｔ
Ｃは、上記ライトイネーブル信号ＷＥがロウレベルから
ハイレベルに変化する変化タイミングを検出して、制御
信号φＷを発生させ、この制御信号φＷにより設定され
た書込み動作に必要な短い時間だけ相補データ＃ＩＡＤ
Ｏ，Ｄｏ等に書込みハイレベルとロウレベルを伝えるよ
うにするものである。

また、上記制御信号φＷは、ライトイーネーブル信号Ｗ
Ｅがハイレベルからロウレベルに変化スるタイミングを
検出して、そのタイミング又はそれを遅延したタイミン
グにより形成されるものであってもよい。

〔効　果〕

（１）伝送ゲートＭＯＳＦＥＴにおけるテーリング電流
を積、極的に利用して、記憶用ＭＯ５ＦＥＴの保持電流
を形成する方式を採ることにより、メモリセルを構成す
る素子数を合計４個と削減することができる。これによ
って、セルサイズの小型化が図られ、大記憶容量化を実
現することができるという効果が得られる。

偉）メモリセルが伝送ゲートＭＯＳＦＥＴと記憶用ＭＯ
ＳＦＥＴにより構成できる、ポリシリコン高抵抗を形成
する必要がないから、製造プロセスの簡素化が図られる
という効果が得られる。

（３）そのチャンネル長を異ならせるという素子パター
ン寸法の相違を利用して、伝送ゲートＭＯＳ　ＦＥＴの
テーリングｉｔを記憶ＭＯＳＦＥＴのテーリング電流よ
り大きく設定することにより、プロセスバラツキに影響
されることなく上記両テーリング電流の相対的関係を設
定できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能・であることはいうまでもない０例えば、相補データ
線は、その間にイコライズ用ＭＯＳＦＥＴが設けられる
ものであってもよい、このイコライズ用ＭＯＳＦＥＴは
、アドレス信号の変化検出パルスによりワード線の選択
動作に先立って一時的にオン状態にされる。また、アド
レスバッファやアドレスデコーダ等の周辺回路は、０Ｍ
０３回路の他メモリセルを構成するＭＯＳＦＥＴと同じ
導電型のＭＯＳＦＥＴのみによって構成するものであっ
てもよい、情報保持のために必要とされる電流は、例え
ば、デコーダＸＤＣＲを構成する駆動ＭＯＳＦＥＴと回
路の接地点との間にダイオード接続されたＭＯＳＦＥＴ
のような電圧発生素子を挿入することなどによって、ワ
ード線の非選択レベルを変化させる構成によっても形成
することができる。伝送ゲートＭＯＳＦＥＴは、必要な
ら半導体基板上のフィールド絶縁膜上に形成されたポリ
シリコン層のようなシリコン層によりて形成されたソー
ス、ドレイン領域とかかるシリ″コン層上にゲー日色縁
膜を介して形成されたゲート電極とから構成されても良
い。

〔利用分野〕

この発明は、スタティック型ＲＡＭに広く通用すること
ができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その書込み動作の一例を説明するためのタイミング図
である。

Claims (1)

1. 【特許請求の範囲】 １、そのゲートとドレインが互いに交差接続された記憶
   用ＭＯＳＦＥＴと、上記交差接続されたゲート、ドレイ
   ンと一対の相補データ線との間に設けられ、そのオフ状
   態において上記記憶用ＭＯＳＦＥＴに情報保持電流を供
   給するリーク電流を持つようにされた伝送ゲートＭＯＳ
   ＦＥＴとからなるメモリセルを具備することを特徴とす
   るスタティック型ＲＡＭ。 ２、上記伝送ゲートＭＯＳＦＥＴのテーリング電流は、
   上記情報記憶用ＭＯＳＦＥＴのテーリング電流より大き
   く設定されるものであることを特徴とする特許請求の範
   囲第１項記載のスタティック型ＲＡＭ。 ３、上記伝送ゲートＭＯＳＦＥＴは、そのチャンネル長
   が記憶用ＭＯＳＦＥＴのチャンネル長より短く形成され
   るものであることを特徴とする特許請求の範囲第１項記
   載のスタティック型ＲＡＭ。 ４、上記伝送ゲートＭＯＳＦＥＴは、そのしきい地電圧
   が記憶用ＭＯＳＦＥＴのしきい地電圧より小さく設定さ
   れるものであることを特徴とする特許請求の範囲第１項
   記載のスタティック型ＲＡＭ。