KR920003155A - 산술 논리 연산 장치 및 이의 방법 - Google Patents

산술 논리 연산 장치 및 이의 방법 Download PDF

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에스.마한트-쉐티 쉬발링
스와미 소바나
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엔. 라이스 머레트
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Abstract

내용 없음

Description

산술 논리 연산장치 및 이의방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 산술논리 연산기능셀을 개략적으로 도시한 일반적인 다이어그램.
제3도는 다른 산술 논리연산 기능셀을 개략적으로 도시한 일반적인 다이어그램.
제6도는 다중 산술 논리 연산장치를 포함하는 메모리 디바이스를 도시한 블럭도.

Claims (20)

  1. 메모리 기억소자를 갖고 워드라인과 하나 이사의 비트 라인을 경유하여 각각 호출 가능한 다수의 메모리셀들을 포함하는 메모리 어레이내에 구현된 산술 논리 연산장치에 있어서 상기 산술 논리 연산장치가 측정메모리 셀들의 상기 메모리 기억 소자들 대신에 상기 워드라인과 비트 라인에 결합된 다수의 논리 회로를 포함하고 상기 다수의 풀 다운 논리회로들 각각이 산술 및/또는 논리 연산 기능을 구현하는 것을 특징으로 하는 산술 논리연산장치.
  2. 제1항에 있어서 상기 논리회로들이 풀 다운 논리 회로들로 이루어지는 것을 특징으로 하는 산술 논리연산장치.
  3. 제1항에 있어서 상기 논리회로들이 풀 업 논리 회로들을 포함하는 것을 특징으로 하는 산술 논리연산장치.
  4. 제1항에 있어서 상기 산술 및/또는 논리 연산기능을 수행하기 위해서 각각의 논리회로가 하나 이상의 저장된 피연산자를 얻기 위하여 상기 메모리 어레이내의 하나 이상의 메모리 셀을 호출하는 것을 특징으로 하는 산술 논리연산장치.
  5. 제1항에 있어서 상기 메모리 어레이가 정적 RAM어레이 구조인 것을 특징으로 하는 산술 논리연산장치.
  6. 제2항에 있어서 각각의 상기 메모리셀이 상기 워드라인과 제1및 제2비트 라인에 결합된 제1및 제2 MOS트랜지스터를 더 포함하고 각각의 상기 풀 다운 논리회로가 상기 제1 MOS트랜지스터의 드레인과 접지 소오스사이에 결합되고 상기 풀 다운 논리 회로가 제3 MOS트랜지스터의 게이트에도 결합되고 상기 제3 MOS 트랜지스터의 드레인은 상기 접지 소오스에 결합되며 상기 제3 MOS트랜지스터의 소오스는 상기 제2 MOS트랜지스터 드레인에 결합되는 것을 특징으로 하는 산술 논리연산장치.
  7. 산술 논리 연산 기능을 수행하기 위한 장치에 있어서 상기 장치가 메모리 어레이내의 다수의 메모리 셀들내에 존재하고 상기 산술 논리 연산 기능이 하나이상의 선정된 메모리 셀에 피연산자를 기입하고 선정된 메모리 셀로부터 계산된 결과를 판독함으로써 실행 가능한 것을 특징으로 하는 장치.
  8. 제7항에 있어서 상기 메모리 어레이가 정적 RAM어레이이고, 각각의 상기 메모리 셀이 판독 및 기입하기 위해 워드 라인과 제1 및 제2 비트라인에 결합된 메모리 구조인 것을 특징으로 하는 장치.
  9. 산술 논리 연산 기능을 수행하기 위한 장치에 있어서 상기 장치가 집적 회로의 메모리 어레이내의 다수의 메모리 셀들내에 존재하고 상기 산술 논리 연산 기능이 하나이상의 선정된 메모리 셀에 피연산자를 기입하고 선정된 메모리 셀들로부터 계산된 결과를 판독함으로써 실행 가능한 것을 특징으로 하는 장치.
  10. 제9항에 있어서 다수의 상기 산술 논리 연산 기능 장치가 상기 메모리 어레이내에 존재하는 것을 특징으로 하는 장치.
  11. 제9항에 있어서 상기 메모리 어레이가 정적 RAM어레이이고 각각의 상기 메모리 셀치 판독및 기입하기 위해 워드 라인과 제1 및 제2비트 라인에 결합된 메모리 저장 구조인 것을 특징으로 하는 장치.
  12. 제10항에 있어서 상기 메모리 저장 구조의 특정한 다수의 메모리셀들을 배치하는 논리 회로를 더 포함하는 것을 특징으로 하는 장치.
  13. 제12항에 있어서 상기 논리 회로들이 풀 업 및/또는 풀 ㄷ운 논리 회로들을 포함하는 것을 특징으로 하는 장치.
  14. 메모리 어레이내에 존재하는 산술 논리 연산 기능을 수행하기 위한 장치에 있어서 상기 메모리 어레이내의 메모리 셀에 하나 이상의 피연산지를 기입하기 위한 수단;상기 피연산자용의 상기 메모림 셀을 호출하는 위한 수단;결과를 계산하기 위한 수단;및 상기 결과를 판독하기 위한 수단을 포함하는 것을 특징으로 하는 장치.
  15. 제14항에 있어서 상기 메모리 어레이가 피연산자 값에 대한 상기 메모리 셀들을 호출하고 산술 논리 연산기능을 계산하기 위해 산술 논리 연산 기능 셀들을 더 포함하는 것을 특징으로 하는 장치.
  16. 제15항에 있어서 상기 기입 및 판독 수단이 각각의 메모리 셀 및 산술 논리 연산 기능 셀과 관련된 워드라인과 하나 이상의 비트 라인을 포함하는 것을 특징으로 하는 장치.
  17. 제15항에 있어서 결과가 계산되면 상기 결과를 다른 산술 논리 연산 기능셀에 제공하기 위한 수단;및 상기 결과를 상기 산술 논리 연산 기능 셀로부터 판독하기 우한 수단을 추가적으로 포함하는 것을 특징으로 하는 장치.
  18. 메모리 어레이내에 존재하는 산술 논리 연산 기능 셀들을 이용하여 산술 논리 연산 기능을 수행하기 위한 방법에 있어서 상기 메모리 어레이내의 메모리 셀에 하나이상의 피연산자를 기입하는 단계;상기 피연산제에 대한 상기 메모리 셀을 호출하여 상기 피연산자를 하나 이상의 산술 논리 연산 기능셀에 제공하는 단계;결과를 계산하는단계; 및 상기 산술 논리 연산 기능 셀로부터 상기 결과를 판독하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서 상기 결과를 다른 산술 논리 연산 기능 셀에 제공하는 단계;결과를 계산하는 단계;및 상기 산술 논리 연산 기능 셀로부터 상기 결과를 판독하는 단계롤 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서 상기 추가 단계가 반복되는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910013027A 1990-07-30 1991-07-29 산술 논리 연산 장치 및 이의 방법 KR920003155A (ko)

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