KR910013277A - 다이내믹형 반도체 기억장치 - Google Patents

다이내믹형 반도체 기억장치 Download PDF

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KR910013277A
KR910013277A KR1019900019703A KR900019703A KR910013277A KR 910013277 A KR910013277 A KR 910013277A KR 1019900019703 A KR1019900019703 A KR 1019900019703A KR 900019703 A KR900019703 A KR 900019703A KR 910013277 A KR910013277 A KR 910013277A
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Abstract

내용 없음.

Description

다이내믹형 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 있어서의 다이내믹형 반도체 기억장치의 회로도,
제6도는 본 발명의 제2실시예에 있어서의 다이내믹형 반도체 기억장치의 회로도,
제7도는 본 발명의 제3실시예에 있어서의 다이내믹형 반도체 기억장치의 회로도.

Claims (9)

  1. 매트릭스형상으로 배열된 복수의 비트선 및 복수의 워드선과, 상기 복수의 비트선과 상기 복수의 워드선의 교차점에 각각 접속된 복수의 메모리셀과, 상기 복수의 메모리셀에 축적된 데이터를 증폭하는 복수의 센스앰프와, 상기 복수의 비트선의 프리차아지 종료후, 상기 복수의 워드선중 어느 것인가의 워드선이 선택된 후이고, 또한 상기 센스앰프가 동작하기 전에, 상기 복수의 비트선을 프리차아지 전위와 다른 제1의 전위에 접속하는 접속 수단으로 이루어진 것을 특징으로 하는 다이내믹형 반도체 기억장치.
  2. 제1항에 있어서, 상기 접속수단이, 드레인이 상기 비트선에 접속되고, 소오스가 상기 제1의 전위인 기준전위에 접속되고, 게이트에 제어신호가 공급되는 트랜지스터로 구성되어 있는 것을 특징으로 하는 다이내믹형 반도체 기억장치.
  3. 제1항에 있어서, 상기 각 비트선이 1쌍의 비트선으로 구성되고, 상기 접속수단이 드레인이 상기 1쌍의 비트선의 제1의 비트선에 접속되고, 소오스가 상기 제1의 전위인 기준전위에 접속되고, 게이트에 리세트신호가 공급되어 제1의 트랜지스터와, 드레인이 상기 제1쌍의 비트선의 제2의 비트선에 접속되고, 소오스가 상기 기준전위에 접속되고, 게이트에 프리세트신호가 공급되는 제2의 트랜지스터로 구성되어 있는 것을 특징으로 하는 다이내믹형 반도체 기억장치.
  4. 제1항에 있어서, 상기 접속수단이 드레인이 상기 비트선에 접속되고, 소오스가 상기 제1의 전위인 전원전위에 접속되고, 게이트에 제어신호가 공급되는 트랜지스터로 구성되어 있는 것을 특징으로 하는 다이내믹형 반도체 기억장치.
  5. 제1항에 있어서, 상기 각 비트선이 1쌍의 비트선으로 구성되고, 상기 접속수단이 드레인이 상기 1쌍의 비트선의 제1의 비트선에 접속되고, 소오스가 상기 제1의 전위인 전원전위에 접속되고, 게이트에 리세트신호가 공급되는 제1의 트랜지스터와, 드레인이 상기 1쌍의 비트선의 제2의 비트선에 접속되고, 소오스가 상기 전워전위에 접속되고, 게이트에 프리세트신호가 공급되는 제2의 트랜지스터로 구성되어 있는 것을 특징으로 하는 다이내믹형 반도체 기억장치.
  6. 매트릭스형상으로 배열된 복수의 비트선짝 및 복수의 워드선과, 상기 복수의 비트선짝과 상기 복수의 워드선의 교차점에 각각 접속된 복수의 메모리셀과, 상기 복수의 메모리셀에 축적된 데이터를 증폭하는 복수의 센스앰프와, 상기 복수의 비트선짝의 프리차아지 종료후, 상기 복수의 워드선중 어느것인가의 워드선이 선택된 후이고, 또한 상기 센스앰프가 동작하기 전에, 상기 각 비트선짝중의 제1의 비트선을 프라차아지전위와 다른 제1의 전위에 접속하는 제1의 접속수단과, 상기 복수의 비트선짝의 프리차아지 종료후, 상기 복수의 워드선중 어느것인가의 워드선이 선택된 후이고, 또한 상기 센스앰프가 동작하기 전에, 상기 각 비트선짝중의 제2의 비트선을 상기 프리차아지 전위 및 상기 제1의 전위와 다른 제2의 전위에 접속하는 제2의 접속수단으로 이루어진 것을 특징으로 하는 다이내믹형 반도체 기억장치.
  7. 제6항에 있어서, 상기 제1의 접속수단이 드레인이 상기 제1의 비트선에 접속되고, 소오스가 상기 제1의 전위인 기준전위에 접속되고, 게이트에 제1의 리세트신호가 공급되는 제1의 트랜지스터로 구성되고, 상기 제2의 접속수단이, 드레인이 상기 제2의 비트선에 접속되고, 소오스가 상기 제2의 전위인 전원전위에 접속되고, 게이트에 제2의 리세트신호가 공급되는 제2의 트랜지스터로 구성된 것을 특징으로 하는 다이내믹형 반도체 기억장치.
  8. 제6항에 있어서, 상기 제1의 접속수단이, 드레인이 상기 제1의 비트선에 접속되고, 소오스가 상기 제1의 전위인 전원전위에 접속되고, 게이트에 제1의 프리세트신호가 공급되는 제1의 트랜지스터로 구성되고, 상기 제2의 접속수단이 드레인이 상기 제2의 비트선에 접속되고, 소오스가 상기 제2의 전위인 기준전위에 접속되고, 게이트에 제2의 프리세트신호가 공급되는 제2의 트랜지스터로 구성된 것을 특징으로 하는 다이내믹형 반도체 기억장치.
  9. 매트릭스형상으로 배열된 복수의 비트선짝 및 복수의 워드선과, 상기 복수의 비트선짝과 상기 복수의 워드선의 교차점에 각각 접속된 복수의 메모리셀과, 상기 복수의 메모리셀에 축적된 데이터를 증폭하는 복수의 센스앰프와, 상기 복수의 비트선짝의 프리차아지 종료후, 상기 복수의 워드선중 어느것인가의 워드선이 선택된 후이고, 또한 상기 센스앰프가 동작하기 전에 제1의 리세트신호에 응답해서 상기 비트선짝 중의 제1의 비트선을 프리차아지 전위와 다른 제1의 전위에 접속하는 제1의 접속수단과, 상기 제1의 리세트신호와 역상의 제2의 리세트신호에 응답해서 상기 비트선짝중 제2의 비트선을 상기 프리차아지전위 및 상기 제1의 전위와 다른 제2의 전위에 접속하는 제2의 접속수단과, 상기 복수의 비트선쌍의 프리차아지 종료후, 상기 복수의 워드선중 어느것인가의 워드선이 선택된 후이고, 또한 상기 센스앰프가 동작하기 전에 제1의 프리세트신호에 응답해서 상기 제2의 비트선을 상기 제1의 전위에 접속하는 제3의 접속수단과, 상기 제1의 프리세트신호와 역상의 제2의 프리세트신호에 응답해서 상기 제1의 비트선을 상기 제2의 전위에 접속하는 제4의 접속수단으로 이루어진 것을 특징으로 하는 다이내믹형 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900019703A 1989-12-01 1990-12-01 다이내믹형 반도체 기억장치 KR940008202B1 (ko)

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