KR900013515A - 세그먼트 비트 라인 sram 구조물 - Google Patents
세그먼트 비트 라인 sram 구조물 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 양호한 실시예를 도시한 도면,
제5도는 메모리셀 세그먼트의 개략적인 도면,
제6도는 본 발명의 선택적인 실시예의 개략적인 도면,
제7도는 고도의 세그먼트 감마 돗트 경도를 유지시키기 위해 회로의 개략적인 도면.
Claims (10)
- 동작적으로 독특하게 관련된 프리차지 회로, 등화회로, 감지 증폭기 및 최소한 1개의 메모리 셀을 각각 포함하는 다수의 로우 및 컬럼의 메모리 셀 세그먼트들. 세그먼트들의 컬럼에 선택적으로 접속할 수 있는 컬럼 비트 라인, 및 각각의 세그먼트 선택 라인이 선택된 세그먼트를 선택할 수 있는 다수의 세그먼트 선택 라인들을 포함하는 SRAM 으로 구성되어 있는 것을 특징으로 하는 정적 등속 호출 메모리.
- 제1항에 있어서, 타이밍 제어 신호를 발생시키기 위해 각각의 세그먼트 라인으로부터의 입력을 갖는 의사 컬럼 비트 라인을 더 포함하는 것을 특징으로 하는 정적 등속 호출 메모리.
- 제1항에 있어서, 최소한 1개의 메모리 셀이 교차 결합된 인버터들로 구성되는 것을 특징으로 하는 정적 등속 호출 메모리.
- 제3항에 있어서, 각각의 교차 결합된 인버터가 n-채널 트랜지스터의 게이트 및 드레인을 공유하는 p-채널 트랜지스터로 구성되는 것을 특징으로 하는 정적 등속 호출 메모리.
- 제1항에 있어서, 세그먼트 내에서 로우의 메모리 셀을 엑세스시키기 위해 워드 어드레스 및 세그먼트 선택 모두를 논리적으로 NAND 시키도록 동작할 수 있는 회로를 더 포함하는 것을 특징으로 하는 정적 등속 호출 메모리.
- 제1항에 있어서, 게이트에 접속된 소오스를 포함하는 p-채널 트랜지스터, 및 게이트에 접속된 소오스를 포함하는 n-채널 트랜지스터를 포함하는 세그먼트 선택 회로를 더 포함하고 있고, 상기 n-채널 및 p-채널 트랜지스터가 드레인을 공유하는 것을 특징으로 하는 정적 등속 호출 메모리.
- 제1항에 있어서, 상기 래치가 풀업 트랜지스터를 포함하는 것을 특징으로 하는 정적 등속 호출 메모리.
- 제1항에 있어서, 상기 래치가 풀다운 트랜지스터를 더 포함하는 것을 특징으로 하는 정적 등속 호출 메모리.
- 의사 비트 라인을 갖는 메모리에 있어서, 상기 의사 비트 라인의 서브그룹 W/L들을 엔에이블하는 신호로부터의 입력을 갖고 있는 것을 특징으로 하는 메모리.
- 제9항에 있어서, 상기신호가 부분적으로 디코드된 로우 어드레스로부터 발생하는 것을 특징으로 하는 메모리.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)
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1990
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- 1990-02-23 JP JP2044273A patent/JPH031395A/ja active Pending
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