JP2002163890A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 メモリセルの構造、書込み電圧に依存せず、
周辺論理回路を利用して見掛け上、メモリセル１セルあ
たりに複数ビットを記憶させ、容易にメモリ部のチップ
面積を縮小して、ＬＳＩの低コスト化を実現する半導体
記憶装置を提供する。 【解決手段】 データを入力する手段と、データを出力
する手段１１２と、複数のメモリセルから成るメモリセ
ルアレイ１００と、データを入力する手段からの入力デ
ータの一部を検出する区分用データ検出手段１０９と、
入力データの一部以外のデータである書込みデータを区
分用データ検出手段の内容に応じてメモリセルアレイに
書込むデータ書込み手段１０３、１０４、１１０とを備
える。
周辺論理回路を利用して見掛け上、メモリセル１セルあ
たりに複数ビットを記憶させ、容易にメモリ部のチップ
面積を縮小して、ＬＳＩの低コスト化を実現する半導体
記憶装置を提供する。 【解決手段】 データを入力する手段と、データを出力
する手段１１２と、複数のメモリセルから成るメモリセ
ルアレイ１００と、データを入力する手段からの入力デ
ータの一部を検出する区分用データ検出手段１０９と、
入力データの一部以外のデータである書込みデータを区
分用データ検出手段の内容に応じてメモリセルアレイに
書込むデータ書込み手段１０３、１０４、１１０とを備
える。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセル構造に
依存せず、周辺論理回路の構成により、メモリセル１セ
ルあたりに３値以上の値を記憶する半導体記憶装置にす
る。
依存せず、周辺論理回路の構成により、メモリセル１セ
ルあたりに３値以上の値を記憶する半導体記憶装置にす
る。
【０００２】
【従来の技術】従来の多値記憶の半導体記憶装置、特に
ＤＲＡＭの例は、文献IEEE International Solid-State
Circuit Conferernce Digest of Technical Papers,p
p.246-247,1985に示されている。
ＤＲＡＭの例は、文献IEEE International Solid-State
Circuit Conferernce Digest of Technical Papers,p
p.246-247,1985に示されている。
【０００３】図３に従来の半導体記憶装置の一例におけ
るメモリセル１セルに記憶される電圧を示す。図３に示
すグラフおいて、縦軸はメモリセル記憶電圧、横軸は書
込み時間である。メモリセルにはＧＮＤレベルから電源
レベルまでのレベルが書込まれるが、書込み時間を１６
段階に制御することで、ＧＮＤレベルから電源レベルの
間で１６通りの電圧記憶を行い、この電圧値をメモリセ
ルより読み出すことで、１メモリセルあたり１６値、即
ち４ビットの記憶をおこなっている。
るメモリセル１セルに記憶される電圧を示す。図３に示
すグラフおいて、縦軸はメモリセル記憶電圧、横軸は書
込み時間である。メモリセルにはＧＮＤレベルから電源
レベルまでのレベルが書込まれるが、書込み時間を１６
段階に制御することで、ＧＮＤレベルから電源レベルの
間で１６通りの電圧記憶を行い、この電圧値をメモリセ
ルより読み出すことで、１メモリセルあたり１６値、即
ち４ビットの記憶をおこなっている。
【０００４】
【発明が解決しようとする課題】しかしながら上記の様
な記憶方式では、書込み電源電圧を低電圧化するに従
い、分割された１値あたりの電圧範囲が小さくなる。例
えば、上記文献が書かれた時点の５Ｖ書きこみ電圧であ
れば、１値あたり３１２．５ｍＶの範囲で書きこめば良
いが、近年の半導体メモリのように例えば、１．８Ｖの
書込み電源電圧の場合は、１値あたり１１２．５ｍＶと
なる。この電圧精度で１６値各値を正確に読み出すため
には、読出し基準電圧を精度よく安定に保つ必要があ
る。また、ノイズ対策など回路実現が困難であるという
問題点を有している。また上記文献では従来方式がＤＲ
ＡＭに適用されているが、ＤＲＡＭのメモリセルは書込
み後、電荷がリークしレベルが変化していき、上記精度
でメモリセル電圧を一定に保っておくことは困難である
という問題点を有していた。
な記憶方式では、書込み電源電圧を低電圧化するに従
い、分割された１値あたりの電圧範囲が小さくなる。例
えば、上記文献が書かれた時点の５Ｖ書きこみ電圧であ
れば、１値あたり３１２．５ｍＶの範囲で書きこめば良
いが、近年の半導体メモリのように例えば、１．８Ｖの
書込み電源電圧の場合は、１値あたり１１２．５ｍＶと
なる。この電圧精度で１６値各値を正確に読み出すため
には、読出し基準電圧を精度よく安定に保つ必要があ
る。また、ノイズ対策など回路実現が困難であるという
問題点を有している。また上記文献では従来方式がＤＲ
ＡＭに適用されているが、ＤＲＡＭのメモリセルは書込
み後、電荷がリークしレベルが変化していき、上記精度
でメモリセル電圧を一定に保っておくことは困難である
という問題点を有していた。
【０００５】本発明はかかる点に鑑み、メモリセルの構
造、書込み電圧に依存せず、周辺論理回路を利用して見
掛け上、メモリセル１セルあたりに複数ビットを記憶さ
せ、容易にメモリ部のチップ面積を縮小して、ＬＳＩの
低コスト化を実現する半導体記憶装置を提供することを
目的とする。
造、書込み電圧に依存せず、周辺論理回路を利用して見
掛け上、メモリセル１セルあたりに複数ビットを記憶さ
せ、容易にメモリ部のチップ面積を縮小して、ＬＳＩの
低コスト化を実現する半導体記憶装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体記憶装置は、書込み時には、半導体
記憶装置に入力されるデータの一部（例えば上位ビッ
ト）により、半導体記憶装値自身でデータ書込みアドレ
スを設定し、入力されるデータの他の部分（例えば下位
ビット）のみをメモリセルに書込む。読出し時には、外
部より入力されるアドレスで指定されるメモリセルよ
り、書込まれたデータ（下位ビット）を読出し、指定さ
れたアドレスを含む領域に対応する区分用データ（上位
ビット）と合わせてデータを復元して外部に出力する。
めに本発明の半導体記憶装置は、書込み時には、半導体
記憶装置に入力されるデータの一部（例えば上位ビッ
ト）により、半導体記憶装値自身でデータ書込みアドレ
スを設定し、入力されるデータの他の部分（例えば下位
ビット）のみをメモリセルに書込む。読出し時には、外
部より入力されるアドレスで指定されるメモリセルよ
り、書込まれたデータ（下位ビット）を読出し、指定さ
れたアドレスを含む領域に対応する区分用データ（上位
ビット）と合わせてデータを復元して外部に出力する。
【０００７】すなわち、本発明の基本構成における半導
体記憶装置は、データを入力する手段と、データを出力
する手段と、複数のメモリセルから成るメモリセルアレ
イと、データを入力する手段より入力されたデータから
その一部を区分用データとして検出する区分用データ検
出手段と、入力されたデータのうち区分用データ以外の
データである書込みデータを区分用データに応じてメモ
リセルアレイに書込むデータ書込み手段とを備える。
体記憶装置は、データを入力する手段と、データを出力
する手段と、複数のメモリセルから成るメモリセルアレ
イと、データを入力する手段より入力されたデータから
その一部を区分用データとして検出する区分用データ検
出手段と、入力されたデータのうち区分用データ以外の
データである書込みデータを区分用データに応じてメモ
リセルアレイに書込むデータ書込み手段とを備える。
【０００８】この構成において好ましくは、データ書込
み手段は、区分用データに基づいて、書込みデータをメ
モリセルアレイへ書込むアドレスを決定する構成とす
る。さらに好ましくは、データ書込み手段は、メモリセ
ルアレイを区分用データに基づいて決められる複数の領
域に分割し、書込みデータを、領域ごとの先頭アドレス
から順番に書き込む書込み制御手段を備える。
み手段は、区分用データに基づいて、書込みデータをメ
モリセルアレイへ書込むアドレスを決定する構成とす
る。さらに好ましくは、データ書込み手段は、メモリセ
ルアレイを区分用データに基づいて決められる複数の領
域に分割し、書込みデータを、領域ごとの先頭アドレス
から順番に書き込む書込み制御手段を備える。
【０００９】さらに好ましくは、書込み制御手段は、メ
モリセルアレイの各領域における最上位アドレスに書き
込まれたデータの位置を記憶するデータ位置記憶手段を
備える。
モリセルアレイの各領域における最上位アドレスに書き
込まれたデータの位置を記憶するデータ位置記憶手段を
備える。
【００１０】さらに好ましくは、データ位置記憶手段
は、メモリセルアレイの行方向におけるデータの位置を
記憶する手段と、メモリセルアレイの列方向におけるデ
ータの位置を記憶する手段とを備える。この構成におい
て、メモリセルアレイの行方向におけるデータの位置を
記憶する手段と、メモリセルアレイの列方向におけるデ
ータの位置を記憶する手段は、カウンタで構成すること
ができる。
は、メモリセルアレイの行方向におけるデータの位置を
記憶する手段と、メモリセルアレイの列方向におけるデ
ータの位置を記憶する手段とを備える。この構成におい
て、メモリセルアレイの行方向におけるデータの位置を
記憶する手段と、メモリセルアレイの列方向におけるデ
ータの位置を記憶する手段は、カウンタで構成すること
ができる。
【００１１】上記の構成において好ましくは、データ書
込み手段は、各領域に書き込まれるデータの量が境界に
達すると複数の領域の境界を移動させる境界移動手段を
備える。
込み手段は、各領域に書き込まれるデータの量が境界に
達すると複数の領域の境界を移動させる境界移動手段を
備える。
【００１２】この構成において好ましくは、境界移動手
段は、各領域内の最上位アドレスの書込みデータについ
てメモリセルアレイの行方向における位置を記憶する手
段と、各領域内の最上位アドレスの書込みデータについ
てメモリセルアレイの列方向における位置を記憶する手
段と、データを一時退避記憶する退避記憶手段と、境界
の移動位置を記憶する手段と、退避記憶手段に記憶され
たデータをメモリセルアレイに再書込みする手段とを備
える。
段は、各領域内の最上位アドレスの書込みデータについ
てメモリセルアレイの行方向における位置を記憶する手
段と、各領域内の最上位アドレスの書込みデータについ
てメモリセルアレイの列方向における位置を記憶する手
段と、データを一時退避記憶する退避記憶手段と、境界
の移動位置を記憶する手段と、退避記憶手段に記憶され
たデータをメモリセルアレイに再書込みする手段とを備
える。
【００１３】さらに好ましくは、退避記憶手段に記憶さ
れるデータは、メモリセルアレイの列方向のデータとす
る。さらに好ましくは、退避記憶手段として、メモリセ
ルアレイを構成する列方向のメモリセルを用いる。さら
に好ましくは、境界の移動位置を記憶する手段は、メモ
リセルアレイに書込まれたデータのうち、最上位アドレ
スのデータの位置を記憶する手段を備える。
れるデータは、メモリセルアレイの列方向のデータとす
る。さらに好ましくは、退避記憶手段として、メモリセ
ルアレイを構成する列方向のメモリセルを用いる。さら
に好ましくは、境界の移動位置を記憶する手段は、メモ
リセルアレイに書込まれたデータのうち、最上位アドレ
スのデータの位置を記憶する手段を備える。
【００１４】上記の基本構成において好ましくは、アド
レスを入力する手段と、アドレスを出力する手段を有す
る。さらに好ましくは、データの書込み時は、メモリセ
ルアレイへの書込み位置のアドレスをアドレスを出力す
る手段より出力し、データの読出し時は、メモリセルア
レイから読み出す位置のアドレスをアドレスを入力する
手段より入力する構成とする。
レスを入力する手段と、アドレスを出力する手段を有す
る。さらに好ましくは、データの書込み時は、メモリセ
ルアレイへの書込み位置のアドレスをアドレスを出力す
る手段より出力し、データの読出し時は、メモリセルア
レイから読み出す位置のアドレスをアドレスを入力する
手段より入力する構成とする。
【００１５】また、上記の構成において好ましくは、メ
モリセルアレイよりデータを読み出す手段と、メモリセ
ルアレイにおける読み出し位置のアドレスより読出しデ
ータを復元する手段とを備える。
モリセルアレイよりデータを読み出す手段と、メモリセ
ルアレイにおける読み出し位置のアドレスより読出しデ
ータを復元する手段とを備える。
【００１６】
【発明の実施の形態】以下本発明の一実施の形態につい
て、図面を参照しながら説明する。図１に、本発明の実
施の形態における半導体記憶装置の構成の一例を示し、
図２に、図１の構成に基くデータ記憶の説明図を示す。
て、図面を参照しながら説明する。図１に、本発明の実
施の形態における半導体記憶装置の構成の一例を示し、
図２に、図１の構成に基くデータ記憶の説明図を示す。
【００１７】図１において、１００はメモリセルアレイ
であり、行方向が２の１０乗個、列方向が２の１０乗個
のメモリセルからなり、メモリセルアレイ内のメモリセ
ル１個当たり１ビットのデータを記憶する。１０１は行
デコーダであり、メモリセルアレイ１００内の行方向の
メモリセルを選択する。１０２は列デコーダであり、メ
モリセルアレイ１００内の列方向のメモリセルを選択す
る。１０３は行アドレスセレクタであり、行デコーダ１
０１に入力するアドレスを選択する。１０４は列アドレ
スセレクタであり、列デコーダ１０２に入力するアドレ
スを選択する。
であり、行方向が２の１０乗個、列方向が２の１０乗個
のメモリセルからなり、メモリセルアレイ内のメモリセ
ル１個当たり１ビットのデータを記憶する。１０１は行
デコーダであり、メモリセルアレイ１００内の行方向の
メモリセルを選択する。１０２は列デコーダであり、メ
モリセルアレイ１００内の列方向のメモリセルを選択す
る。１０３は行アドレスセレクタであり、行デコーダ１
０１に入力するアドレスを選択する。１０４は列アドレ
スセレクタであり、列デコーダ１０２に入力するアドレ
スを選択する。
【００１８】１０５は４個の１０ビット行アドレスカウ
ンタ、１０６は４個の１０ビット列アドレスカウンタで
ある。１０７は外部アドレス信号を入力するアドレス入
力回路、１０８はアドレス出力回路である。
ンタ、１０６は４個の１０ビット列アドレスカウンタで
ある。１０７は外部アドレス信号を入力するアドレス入
力回路、１０８はアドレス出力回路である。
【００１９】アドレス入力回路１０７の出力は、行アド
レスセレクタ１０３及び、列アドレスセレクタ１０４に
入力される。行アドレスカウンタ１０５の出力は、行ア
ドレスセレクタ１０３に入力される。列アドレスカウン
タ１０６の出力は、列アドレスセレクタ１０４に入力さ
れる。
レスセレクタ１０３及び、列アドレスセレクタ１０４に
入力される。行アドレスカウンタ１０５の出力は、行ア
ドレスセレクタ１０３に入力される。列アドレスカウン
タ１０６の出力は、列アドレスセレクタ１０４に入力さ
れる。
【００２０】１０９は入力データ上位ビット検出回路で
あり、入力データが入力されたとき、入力データの上位
ビットを検出する。１１０はデータ書込み回路であり、
入力データが入力されたとき、入力データの下位ビット
をメモリセルアレイ１００に書込む。１１１はデータ読
出し回路であり、メモリセルアレイ１００からデータを
読出す。１１２は出力データ復元回路であり、データ読
出し回路１１１の出力が入力され、外部にデータを出力
する。１１３は行データシフト用バッファであり、メモ
リセルアレイ１００の一部の行データを一時記憶する。
１１４は行データシフト用カウンタであり、行データの
シフト位置を示す。
あり、入力データが入力されたとき、入力データの上位
ビットを検出する。１１０はデータ書込み回路であり、
入力データが入力されたとき、入力データの下位ビット
をメモリセルアレイ１００に書込む。１１１はデータ読
出し回路であり、メモリセルアレイ１００からデータを
読出す。１１２は出力データ復元回路であり、データ読
出し回路１１１の出力が入力され、外部にデータを出力
する。１１３は行データシフト用バッファであり、メモ
リセルアレイ１００の一部の行データを一時記憶する。
１１４は行データシフト用カウンタであり、行データの
シフト位置を示す。
【００２１】図２において、図１に示す各要素と同一の
要素については、同一の符号を付して示した。行アドレ
スカウンタ１０５は、データ上位２ビットにそれぞれ対
応する４個の１０ビット行アドレスカウンタ２００〜２
０３から構成される。列アドレスカウンタ１０６は、デ
ータ上位２ビットにそれぞれ対応する４個の１０ビット
列アドレスカウンタ２０４〜２０７から構成される。
要素については、同一の符号を付して示した。行アドレ
スカウンタ１０５は、データ上位２ビットにそれぞれ対
応する４個の１０ビット行アドレスカウンタ２００〜２
０３から構成される。列アドレスカウンタ１０６は、デ
ータ上位２ビットにそれぞれ対応する４個の１０ビット
列アドレスカウンタ２０４〜２０７から構成される。
【００２２】以上の様に構成された本実施の形態の半導
体記憶装置について、以下その動作の一例を説明する。
体記憶装置について、以下その動作の一例を説明する。
【００２３】メモリセルアレイ１００へのデータ書込み
時には、外部から入力された３ビットの内、上位２ビッ
トは入力データ上位ビット検出回路１０９に入力され、
下位１ビットデータはデータ書込み回路１１０に入力さ
れる。入力データ上位ビット検出回路１０９は、入力デ
ータの上位２ビットに基き、それぞれ４個ある行アドレ
スカウンタ１０５及び列アドレスカウンタ１０６の内、
各１個のアドレスカウンタを次のように選択する。すな
わち、行アドレスカウンタ２００〜２０３は、それぞれ
入力データの上位２ビットの“００”、“０１”、“１
０”、“１１”に対応して選択される。列アドレスカウ
ンタ２０４〜２０７も同様に選択される。以下の説明で
は、この様にして選択されたアドレスカウンタをそれぞ
れ、選択行アドレスカウンタ、選択列アドレスカウンタ
と称する。
時には、外部から入力された３ビットの内、上位２ビッ
トは入力データ上位ビット検出回路１０９に入力され、
下位１ビットデータはデータ書込み回路１１０に入力さ
れる。入力データ上位ビット検出回路１０９は、入力デ
ータの上位２ビットに基き、それぞれ４個ある行アドレ
スカウンタ１０５及び列アドレスカウンタ１０６の内、
各１個のアドレスカウンタを次のように選択する。すな
わち、行アドレスカウンタ２００〜２０３は、それぞれ
入力データの上位２ビットの“００”、“０１”、“１
０”、“１１”に対応して選択される。列アドレスカウ
ンタ２０４〜２０７も同様に選択される。以下の説明で
は、この様にして選択されたアドレスカウンタをそれぞ
れ、選択行アドレスカウンタ、選択列アドレスカウンタ
と称する。
【００２４】行アドレスセレクタ１０３及び、列アドレ
スセレクタ１０４は、それぞれ選択行アドレスカウンタ
及び選択列アドレスカウンタからの信号を選択し、アド
レス入力回路１０７からの信号は選択しない。行アドレ
スセレクタ１０３及び、列アドレスセレクタ１０４から
供給されるアドレスに基き、行デコーダ１０１及び列デ
コーダ１０２がそれぞれ行方向、列方向のメモリセル選
択を行い、１つのメモリセルが選択される。
スセレクタ１０４は、それぞれ選択行アドレスカウンタ
及び選択列アドレスカウンタからの信号を選択し、アド
レス入力回路１０７からの信号は選択しない。行アドレ
スセレクタ１０３及び、列アドレスセレクタ１０４から
供給されるアドレスに基き、行デコーダ１０１及び列デ
コーダ１０２がそれぞれ行方向、列方向のメモリセル選
択を行い、１つのメモリセルが選択される。
【００２５】外部から入力された３ビットの内、下位１
ビットはデータ書込み回路により選択された１つのメモ
リセルに書込まれる。
ビットはデータ書込み回路により選択された１つのメモ
リセルに書込まれる。
【００２６】図２にハッチングを付して示したように、
メモリセルアレイ１００には、入力データの上位２ビッ
トに対応する選択行アドレスカウンタ及び選択列アドレ
スカウンタの状態に対応したアドレスにデータが記憶さ
れる。従ってデータは、上位２ビットに基づき、それぞ
れ異なる行アドレスで区分される異なる領域に記憶され
ることになる。また、それらの異なる各領域において、
先頭の列アドレスから順番に下位１ビットのデータが記
憶される。
メモリセルアレイ１００には、入力データの上位２ビッ
トに対応する選択行アドレスカウンタ及び選択列アドレ
スカウンタの状態に対応したアドレスにデータが記憶さ
れる。従ってデータは、上位２ビットに基づき、それぞ
れ異なる行アドレスで区分される異なる領域に記憶され
ることになる。また、それらの異なる各領域において、
先頭の列アドレスから順番に下位１ビットのデータが記
憶される。
【００２７】行アドレスセレクタ１０３及び、列アドレ
スセレクタ１０４の出力信号は、データ書込みアドレス
信号として、アドレス出力回路１０８より外部に出力、
通知される。
スセレクタ１０４の出力信号は、データ書込みアドレス
信号として、アドレス出力回路１０８より外部に出力、
通知される。
【００２８】下位１ビットのメモリセルアレイ１００へ
のデータの書込みと、アドレス出力回路１０８からのア
ドレス信号出力が完了すると、選択列アドレスカウンタ
の内容が参照され、選択列アドレスカウンタの内容が全
部１でない場合、選択列アドレスカウンタをカウントア
ップして、半導体記憶装置の書込み動作は終了する。
のデータの書込みと、アドレス出力回路１０８からのア
ドレス信号出力が完了すると、選択列アドレスカウンタ
の内容が参照され、選択列アドレスカウンタの内容が全
部１でない場合、選択列アドレスカウンタをカウントア
ップして、半導体記憶装置の書込み動作は終了する。
【００２９】選択列アドレスカウンタの内容が全部１の
場合、選択している上位２ビットより値の大きい上位２
ビットに対応する領域のデータが全て、１行隣にシフト
される。即ち、行データシフト用カウンタ１１４には、
行アドレスカウンタ２００〜２０３のうち一番大きな値
が記憶されており、この値に相当する行データ、つま
り、データが書込まれている最後の行のデータを行デー
タシフト用バッファ１１３にコピーした後、次の行に全
部コピーし、行データシフト用カウンタ１１４の内容を
カウントダウンする。次に、カウントダウンした行デー
タシフト用カウンタ１１４の内容を選択行アドレスカウ
ンタの内容と比較し、一致していれば、選択行アドレス
カウンタの内容をカウントアップし、選択列アドレスカ
ウンタの内容をリセットする。一致していなければ、行
データシフト用バッファ１１３へのコピー、次の行への
再書込み、行データシフト用カウンタ１１４のカウント
ダウンを繰り返す。以上のようにして、データ上位２ビ
ットに対応するデータ書込み領域を移動する。
場合、選択している上位２ビットより値の大きい上位２
ビットに対応する領域のデータが全て、１行隣にシフト
される。即ち、行データシフト用カウンタ１１４には、
行アドレスカウンタ２００〜２０３のうち一番大きな値
が記憶されており、この値に相当する行データ、つま
り、データが書込まれている最後の行のデータを行デー
タシフト用バッファ１１３にコピーした後、次の行に全
部コピーし、行データシフト用カウンタ１１４の内容を
カウントダウンする。次に、カウントダウンした行デー
タシフト用カウンタ１１４の内容を選択行アドレスカウ
ンタの内容と比較し、一致していれば、選択行アドレス
カウンタの内容をカウントアップし、選択列アドレスカ
ウンタの内容をリセットする。一致していなければ、行
データシフト用バッファ１１３へのコピー、次の行への
再書込み、行データシフト用カウンタ１１４のカウント
ダウンを繰り返す。以上のようにして、データ上位２ビ
ットに対応するデータ書込み領域を移動する。
【００３０】次に、メモリセルアレイ１００からのデー
タ読出し時には、アドレス入力回路１０７より外部アド
レス信号を入力し、行アドレスセレクタ１０２及び列ア
ドレスセレクタ１０３は、アドレス入力回路１０７から
のアドレス信号を選択し、行アドレスカウンタ１０５及
び列アドレスカウンタ１０６からの信号は選択されな
い。
タ読出し時には、アドレス入力回路１０７より外部アド
レス信号を入力し、行アドレスセレクタ１０２及び列ア
ドレスセレクタ１０３は、アドレス入力回路１０７から
のアドレス信号を選択し、行アドレスカウンタ１０５及
び列アドレスカウンタ１０６からの信号は選択されな
い。
【００３１】行アドレスセレクタ１０２及び列アドレス
セレクタ１０３からのアドレス信号に基き、行デコーダ
１０１及び列デコーダ１０２により、１つのメモリセル
が選択されて、読出し回路１１１より読出しデータの下
位１ビットが読み出され、出力データ復元回路１１２に
入力される。出力データ復元回路１１２は、行アドレス
セレクタ１０３の行アドレスと、行アドレスカウンタ２
０２〜２０５の行アドレスを比較して、出力データの上
位２ビットを復元する。即ち、行アドレスカウンタ２０
２〜２０５の各アドレス値から行アドレスセレクタ１０
３のアドレス値を減算し、その結果が０もしくは正の値
で一番小さな値となる行アドレスカウンタに対応する上
位２ビットのデータを復元する。この上位２ビットのデ
ータと、前記下位１ビットのデータを、３ビットデータ
として外部に出力する。
セレクタ１０３からのアドレス信号に基き、行デコーダ
１０１及び列デコーダ１０２により、１つのメモリセル
が選択されて、読出し回路１１１より読出しデータの下
位１ビットが読み出され、出力データ復元回路１１２に
入力される。出力データ復元回路１１２は、行アドレス
セレクタ１０３の行アドレスと、行アドレスカウンタ２
０２〜２０５の行アドレスを比較して、出力データの上
位２ビットを復元する。即ち、行アドレスカウンタ２０
２〜２０５の各アドレス値から行アドレスセレクタ１０
３のアドレス値を減算し、その結果が０もしくは正の値
で一番小さな値となる行アドレスカウンタに対応する上
位２ビットのデータを復元する。この上位２ビットのデ
ータと、前記下位１ビットのデータを、３ビットデータ
として外部に出力する。
【００３２】なお、本発明において、メモリセルアレイ
の行方向、列方向のビット数、入出力データ幅、メモリ
セルに記憶されるビット数は、上記実施の形態において
用いた値に限られるものではなく、他の値でもかまわな
い。また、上記実施の形態において、行データシフト用
バッファは、メモリセルアレイ内に備える余分の列方向
メモリセルで代用することもできる。
の行方向、列方向のビット数、入出力データ幅、メモリ
セルに記憶されるビット数は、上記実施の形態において
用いた値に限られるものではなく、他の値でもかまわな
い。また、上記実施の形態において、行データシフト用
バッファは、メモリセルアレイ内に備える余分の列方向
メモリセルで代用することもできる。
【００３３】
【発明の効果】本発明によれば、メモリセルの物理構造
や書込み電圧に依存せず、書込み時には、半導体記憶装
置に入力されるデータの上位ビットにより、半導体記憶
装自身でデータ書込みアドレスを設定して、入力される
データの下位ビットのみをメモリセルに書込み、読出し
時には、外部より入力されるアドレスで指定されるメモ
リセルより下位ビットを読出し、指定されたアドレスを
含む領域に対応する上位ビットと合わせてデータを復元
して外部に出力することで、１メモリセルあたり多ビッ
トを記憶することが容易に可能で、大容量・小面積の半
導体メモリを容易に構成することができ、ＬＳＩの低コ
スト化を実現することが可能であり、その実用的効果は
大きい。
や書込み電圧に依存せず、書込み時には、半導体記憶装
置に入力されるデータの上位ビットにより、半導体記憶
装自身でデータ書込みアドレスを設定して、入力される
データの下位ビットのみをメモリセルに書込み、読出し
時には、外部より入力されるアドレスで指定されるメモ
リセルより下位ビットを読出し、指定されたアドレスを
含む領域に対応する上位ビットと合わせてデータを復元
して外部に出力することで、１メモリセルあたり多ビッ
トを記憶することが容易に可能で、大容量・小面積の半
導体メモリを容易に構成することができ、ＬＳＩの低コ
スト化を実現することが可能であり、その実用的効果は
大きい。
【図１】本発明の実施の形態に於ける半導体記憶装置の
構成を示すブロック図
構成を示すブロック図
【図２】同実施の形態の構成に基くデータ記憶の説明図
【図３】従来の半導体記憶装置の動作を示す図
１００ メモリセルアレイ １０３ 行アドレスセレクタ １０４ 列アドレスセレクタ １０５ 行アドレスカウンタ １０６ 列アドレスカウンタ １０７ アドレス入力回路 １０８ アドレス出力回路 １０９ 入力データ上位ビット検出回路 １１２ 出力データ復元回路
Claims (14)
- 【請求項１】 データを入力する手段と、データを出力
する手段と、複数のメモリセルから成るメモリセルアレ
イと、前記データを入力する手段より入力されたデータ
からその一部を区分用データとして検出する区分用デー
タ検出手段と、前記入力されたデータのうち前記区分用
データ以外のデータである書込みデータを前記区分用デ
ータに応じて前記メモリセルアレイに書込むデータ書込
み手段とを備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記データ書込み手段は、前記区分用デ
ータに基づいて、前記書込みデータを前記メモリセルア
レイへ書込むアドレスを決定することを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】 前記データ書込み手段は、前記メモリセ
ルアレイを前記区分用データに基づいて決められる複数
の領域に分割し、前記書込みデータを、前記領域ごとの
先頭アドレスから順番に書き込む書込み制御手段を備え
たことを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記書込み制御手段は、前記メモリセル
アレイの前記各領域における最上位アドレスに書き込ま
れたデータの位置を記憶するデータ位置記憶手段を備え
たことを特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 前記データ位置記憶手段は、前記メモリ
セルアレイの行方向における前記データの位置を記憶す
る手段と、前記メモリセルアレイの列方向における前記
データの位置を記憶する手段とを備えたことを特徴とす
る請求項４記載の半導体記憶装置。 - 【請求項６】 前記メモリセルアレイの行方向における
前記データの位置を記憶する手段と、前記メモリセルア
レイの列方向における前記データの位置を記憶する手段
は、カウンタであることを特徴とする請求項５記載の半
導体記憶装置。 - 【請求項７】 前記データ書込み手段は、前記各領域に
書き込まれるデータの量が境界に達すると、前記複数の
領域の境界を移動させる境界移動手段を備えたことを特
徴とする請求項３記載の半導体記憶装置。 - 【請求項８】 前記境界移動手段は、前記各領域内の最
上位アドレスの前記書込みデータについて前記メモリセ
ルアレイの行方向における位置を記憶する手段と、前記
各領域内の最上位アドレスの前記書込みデータについて
前記メモリセルアレイの列方向における位置を記憶する
手段と、前記データを一時退避記憶する退避記憶手段
と、前記境界の移動位置を記憶する手段と、前記退避記
憶手段に記憶されたデータを前記メモリセルアレイに再
書込みする手段とを備えたことを特徴とする請求項７記
載の半導体記憶装置。 - 【請求項９】 前記退避記憶手段に記憶されるデータ
は、前記メモリセルアレイの列方向のデータであること
を特徴とする請求項８記載の半導体記憶装置。 - 【請求項１０】 前記退避記憶手段は、前記メモリセル
アレイを構成する列方向のメモリセルであることを特徴
とする請求項９記載の半導体記憶装置。 - 【請求項１１】 前記境界の移動位置を記憶する手段
は、前記メモリセルアレイに書込まれたデータのうち、
最上位アドレスのデータの位置を記憶する手段を備えた
ことを特徴とする請求項１０記載の半導体記憶装置。 - 【請求項１２】 アドレスを入力する手段と、アドレス
を出力する手段を有することを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項１３】 データの書込み時は、前記メモリセル
アレイへの書込み位置のアドレスを前記アドレスを出力
する手段より出力し、データの読出し時は、前記メモリ
セルアレイから読み出す位置のアドレスを前記アドレス
を入力する手段より入力することを特徴とする請求項１
２記載の半導体記憶装置。 - 【請求項１４】 メモリセルアレイよりデータを読み出
す手段と、前記メモリセルアレイにおける読み出し位置
のアドレスより読出しデータを復元する手段とを備えた
ことを特徴とする請求項２または請求項１３記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000356087A JP2002163890A (ja) | 2000-11-22 | 2000-11-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000356087A JP2002163890A (ja) | 2000-11-22 | 2000-11-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002163890A true JP2002163890A (ja) | 2002-06-07 |
Family
ID=18828394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000356087A Pending JP2002163890A (ja) | 2000-11-22 | 2000-11-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002163890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7817492B2 (en) | 2005-12-27 | 2010-10-19 | Fujitsu Limited | Memory device using SRAM circuit |
-
2000
- 2000-11-22 JP JP2000356087A patent/JP2002163890A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7817492B2 (en) | 2005-12-27 | 2010-10-19 | Fujitsu Limited | Memory device using SRAM circuit |
| US7961547B2 (en) | 2005-12-27 | 2011-06-14 | Fujitsu Limited | Memory device using a common write word line and a common read bit line |
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