CN113851178A - Sram存储单元 - Google Patents

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CN113851178A CN202111151658.9A CN202111151658A CN113851178A CN 113851178 A CN113851178 A CN 113851178A CN 202111151658 A CN202111151658 A CN 202111151658A CN 113851178 A CN113851178 A CN 113851178A
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刘中阳
杨光华
潘炯
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Abstract

本发明公开了一种SRAM存储单元，包括：由第一施密特反相器和第二施密特反相器组成的一对施密特反相器。第一施密特反相器的输入端连接第二施密特反相器的输出端，第一施密特反相器的输出端连接第二施密特反相器的输入端。利用施密特反相器所具有的迟滞效应提高SRAM存储单元的噪声容限。本发明能提高噪声容限。

Description

SRAM存储单元
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种SRAM存储单元。
背景技术
集成电路技术节点的先进给芯片的可靠性带来了很多挑战，其中一个挑战就是工艺的变化，对电路性能的影响。
现有6管即6T型SRAM存储单元的噪声容限不够大，需要更大的噪声容限的存储单元。
如图1所示，是现有6T型SRAM存储单元的电路图，现有6T型SRAM存储单元包括有由NMOS管N101和PMOS管P101形成的CMOS电路以及由NMOS管N102和PMOS管P102形成的CMOS电路输入输出交替连接形成的互锁结构，还包括传输管，传输管分别为NMOS管N103和N104。图1中，节点Q通过NMOS管N103连接到位线BL，节点QN通过NMOS管N104连接到位线BLB；NMOS管N103和N104的栅极都连接字线WL。
如图2所示，是现有堆栈(Stack)型SRAM存储单元的电路图；两个输入输出互锁连接的电路分别为由NMOS管N101、N102和PMOS管P101和P102连接形成的第一堆栈反相器以及由NMOS管N103、N104和PMOS管P103和P104连接形成的第二堆栈反相器。还包括传输管，传输管分别为NMOS管N105和N106。图1中，节点Q通过NMOS管N105连接到位线BL，节点QN通过NMOS管N106连接到位线BLB；NMOS管N105和N106的栅极都连接字线WL。
发明内容
本发明所要解决的技术问题是提供一种SRAM存储单元，能提高噪声容限。
为解决上述技术问题，本发明提供的SRAM存储单元，包括：由第一施密特(Schmitt)反相器和第二施密特反相器组成的一对施密特反相器。
所述第一施密特反相器的输入端连接所述第二施密特反相器的输出端，所述第一施密特反相器的输出端连接所述第二施密特反相器的输入端。
利用所述施密特反相器所具有的迟滞效应提高SRAM存储单元的噪声容限。
进一步的改进是，所述第一施密特反相器包括：第一堆栈反相器连接以及第一迟滞电路。
所述第一迟滞电路包括第一下拉迟滞路径和第一上拉迟滞路径。
所述第一堆栈反相器由第一上拉堆栈路径和第一下拉堆栈路径连接而成，所述第一上拉堆栈路径由多个PMOS管串联而成，所述第一下拉堆栈路径由多个NMOS管串联而成，所述第一上拉堆栈路径的各PMOS管的栅极以及所述第一下拉堆栈路径的各NMOS管的栅极都连接在一起并作为所述第一施密特反相器的输入端。
所述第一上拉堆栈路径和所述第一下拉堆栈路径的连接处形成所述第一施密特反相器的输出端。
所述第一下拉迟滞路径由一个以上的PMOS管串联而成，所述第一上拉迟滞路径由一个以上的NMOS管串联而成。
所述第一下拉迟滞路径的PMOS管的栅极和所述第一上拉迟滞路径的NMOS管的栅极都连接所述第一施密特反相器的输出端。
所述第一下拉迟滞路径串联在所述第一上拉堆栈路径的各PMOS管之间的一个连接节点和地之间。
所述第一上拉迟滞路径串联在所述第一下拉堆栈路径的各NMOS管之间的一个连接节点和电源电压之间。
进一步的改进是，所述第一上拉堆栈路径由两个PMOS管串联。
进一步的改进是，所述第一下拉堆栈路径由两个NMOS管串联。
进一步的改进是，所述第一下拉迟滞路径由一个PMOS管组成。
进一步的改进是，所述第一上拉迟滞路径由一个NMOS管组成。
进一步的改进是，所述第二施密特反相器包括：第二堆栈反相器连接以及第二迟滞电路。
所述第二迟滞电路包括第二下拉迟滞路径和第二上拉迟滞路径。
所述第二堆栈反相器由第二上拉堆栈路径和第二下拉堆栈路径连接而成，所述第二上拉堆栈路径由多个PMOS管串联而成，所述第二下拉堆栈路径由多个NMOS管串联而成，所述第二上拉堆栈路径的各PMOS管的栅极以及所述第二下拉堆栈路径的各NMOS管的栅极都连接在一起并作为所述第二施密特反相器的输入端。
所述第二上拉堆栈路径和所述第二下拉堆栈路径的连接处形成所述第二施密特反相器的输出端。
所述第二下拉迟滞路径由一个以上的PMOS管串联而成，所述第二上拉迟滞路径由一个以上的NMOS管串联而成。
所述第二下拉迟滞路径的PMOS管的栅极和所述第二上拉迟滞路径的NMOS管的栅极都连接所述第二施密特反相器的输出端。
所述第二下拉迟滞路径串联在所述第二上拉堆栈路径的各PMOS管之间的一个连接节点和地之间。
所述第二上拉迟滞路径串联在所述第二下拉堆栈路径的各NMOS管之间的一个连接节点和电源电压之间。
进一步的改进是，所述第二上拉堆栈路径由两个PMOS管串联。
进一步的改进是，所述第二下拉堆栈路径由两个NMOS管串联。
进一步的改进是，所述第二下拉迟滞路径由一个PMOS管组成。
进一步的改进是，所述第二上拉迟滞路径由一个NMOS管组成。
进一步的改进是，SRAM存储单元还包括一对传输管。
第一传输管连接在所述第一施密特反相器的输入端和第一位线之间。
第二传输管连接在所述第一施密特反相器的输出端和第二位线之间。
所述第一传输管的栅极和所述第二传输管的栅极都连接字线。
进一步的改进是，所述第一传输管由NMOS管组成，所述第二传输管由NMOS管组成。
进一步的改进是，所述第一传输管由PMOS管组成，所述第二传输管由PMOS管组成。
进一步的改进是，由多个SRAM存储单元排序形成SRAM存储阵列。
本发明的SRAM存储单元的互锁的两个反相器都采用施密特反相器，由于施密特反相器具有迟滞效应，这样利用施密特反相器的迟滞效应就能SRAM存储单元的输入端和输出端由0切换到1以及由1切换到0的难度，这样当SRAM存储单元的输入端或输出端出现噪声时，不容易实现翻转，故本发明能提高噪声容限，本发明对保持静态噪声容限(Hold StaticNoise Margin，HSNM)、读静态噪声容限(Read Static Noise Margin，RSNM)和写容限(Write Margin，WM)都能提升。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有6T型SRAM存储单元的电路图；
图2是现有堆栈型SRAM存储单元的电路图；
图3是本发明实施例SRAM存储单元的电路图；
图4是本发明实施例SRAM存储单元的正常工作的仿真波形；
图5A是图1所示的现有6T型SRAM存储单元的RSNM的仿真图；
图5B是图1所示的现有6T型SRAM存储单元的HSNM的仿真图；
图6A是图2所示的现有堆栈型SRAM存储单元的RSNM的仿真图；
图6B是图2所示的现有堆栈型SRAM存储单元的HSNM的仿真图；
图7A是图3所示的本发明实施例SRAM存储单元的RSNM的仿真图；
图7B是图3所示的本发明实施例SRAM存储单元的HSNM的仿真图。
具体实施方式
如图3所示，是本发明实施例SRAM存储单元的电路图；本发明实施例SRAM存储单元包括：由第一施密特反相器和第二施密特反相器组成的一对施密特反相器。
所述第一施密特反相器的输入端连接所述第二施密特反相器的输出端，所述第一施密特反相器的输出端连接所述第二施密特反相器的输入端。
利用所述施密特反相器所具有的迟滞效应提高SRAM存储单元的噪声容限。
所述第一施密特反相器包括：第一堆栈反相器连接以及第一迟滞电路。
所述第一迟滞电路包括第一下拉迟滞路径和第一上拉迟滞路径。
所述第一堆栈反相器由第一上拉堆栈路径和第一下拉堆栈路径连接而成，所述第一上拉堆栈路径由多个PMOS管串联而成，所述第一下拉堆栈路径由多个NMOS管串联而成，所述第一上拉堆栈路径的各PMOS管的栅极以及所述第一下拉堆栈路径的各NMOS管的栅极都连接在一起并作为所述第一施密特反相器的输入端。
所述第一上拉堆栈路径和所述第一下拉堆栈路径的连接处形成所述第一施密特反相器的输出端。
所述第一下拉迟滞路径由一个以上的PMOS管串联而成，所述第一上拉迟滞路径由一个以上的NMOS管串联而成。
所述第一下拉迟滞路径的PMOS管的栅极和所述第一上拉迟滞路径的NMOS管的栅极都连接所述第一施密特反相器的输出端。
所述第一下拉迟滞路径串联在所述第一上拉堆栈路径的各PMOS管之间的一个连接节点和地之间。
所述第一上拉迟滞路径串联在所述第一下拉堆栈路径的各NMOS管之间的一个连接节点和电源电压之间。
本发明实施例中，所述第一上拉堆栈路径由两个PMOS管串联，图3中，所述第一上拉堆栈路径的两个PMOS管分别为PMOS管P303和P304。
所述第一下拉堆栈路径由两个NMOS管串联，图3中，所述第一下拉堆栈路径的两个NMOS管分别为NMOS管N303和N304。
所述第一下拉迟滞路径由一个PMOS管组成。图3中,所述第一下拉迟滞路径的PMOS管为PMOS管P306。
所述第一上拉迟滞路径由一个NMOS管组成。图3中,所述第一上拉迟滞路径的NMOS管为NMOS管N306。
所述第二施密特反相器包括：第二堆栈反相器连接以及第二迟滞电路。本发明实施例中，所述第二施密特反相器的结构和所述第一施密特反相器的结构相同，但是所述第二施密特反相器的各晶体管在图3中的对应的标记单独标出。
所述第二迟滞电路包括第二下拉迟滞路径和第二上拉迟滞路径。
所述第二堆栈反相器由第二上拉堆栈路径和第二下拉堆栈路径连接而成，所述第二上拉堆栈路径由多个PMOS管串联而成，所述第二下拉堆栈路径由多个NMOS管串联而成，所述第二上拉堆栈路径的各PMOS管的栅极以及所述第二下拉堆栈路径的各NMOS管的栅极都连接在一起并作为所述第二施密特反相器的输入端。
所述第二上拉堆栈路径和所述第二下拉堆栈路径的连接处形成所述第二施密特反相器的输出端。
所述第二下拉迟滞路径由一个以上的PMOS管串联而成，所述第二上拉迟滞路径由一个以上的NMOS管串联而成。
所述第二下拉迟滞路径的PMOS管的栅极和所述第二上拉迟滞路径的NMOS管的栅极都连接所述第二施密特反相器的输出端。
所述第二下拉迟滞路径串联在所述第二上拉堆栈路径的各PMOS管之间的一个连接节点和地之间。
所述第二上拉迟滞路径串联在所述第二下拉堆栈路径的各NMOS管之间的一个连接节点和电源电压之间。
所述第二上拉堆栈路径由两个PMOS管串联。图3中，所述第二上拉堆栈路径的两个PMOS管分别为PMOS管P301和P302。
所述第二下拉堆栈路径由两个NMOS管串联。图3中，所述第二下拉堆栈路径的两个NMOS管分别为NMOS管N301和N302。
所述第二下拉迟滞路径由一个PMOS管组成。图3中,所述第二下拉迟滞路径的PMOS管为PMOS管P305。
所述第二上拉迟滞路径由一个NMOS管组成。图3中,所述第二上拉迟滞路径的NMOS管为NMOS管N305。
SRAM存储单元还包括一对传输管。
第一传输管连接在所述第一施密特反相器的输入端即节点Q和第一位线BL之间。
第二传输管连接在所述第一施密特反相器的输出端即节点QN和第二位线BLB之间。
所述第一传输管的栅极和所述第二传输管的栅极都连接字线WL。
所述第一传输管由NMOS管N307组成，所述第二传输管由NMOS管N308组成。
在其他实施例中也能为：所述第一传输管由PMOS管组成，所述第二传输管由PMOS管组成。
由多个SRAM存储单元排序形成SRAM存储阵列。
本发明实施例SRAM存储单元的互锁的两个反相器都采用施密特反相器，由于施密特反相器具有迟滞效应，这样利用施密特反相器的迟滞效应就能SRAM存储单元的输入端和输出端由0切换到1以及由1切换到0的难度，这样当SRAM存储单元的输入端或输出端出现噪声时，不容易实现翻转，故本发明实施例能提高噪声容限，本发明实施例对HSNM、RSNM和WM都能提升。
下面对本发明实施例在各种情形下能提升噪声容限的原因进行说明：
情况1：当单元存储数据“1”时，此时内部节点的电位分别为Q＝1，QN＝0；
对于QN节点，QN＝0时，PMOS管P306开启，NMOS管N306关闭；由于Schmitt反相器即所述第一施密特反相器的迟滞效应，从0变化到1时的阈值电压(Vth)即Vth(0->1)会增大，QN更难变为1。也即，PMOS管P306具有下拉电流，使得将节点QN从0上拉到1的难度增加，Vth(0->1)会增大。
对于节点Q，Q＝1时，PMOS管P305关闭，NMOS管N305开启；由于Schmitt反相器即所述第二施密特反相器的迟滞效应，从1变化到0时的阈值电压即Vth(1->0)增大，Q更难变为0。也即，NMOS管P305具有上拉电流，使得将节点Q从1下拉到0的难度增加，Vth(1->0)会增大。
情况2：当单元存储数据“0”时，此时内部节点的电位分别为QN＝0，Q＝1；这种情况为将情况1的输入输出进行对掉即可得到，二者实质上是类似的。现说明如下：
对于Q节点，Q＝0时，PMOS管P305开启，NMOS管N305关闭；由于Schmitt反相器即所述第二施密特反相器的迟滞效应，Vth(0->1)会增大，Q更难变为1。
对于节点QN，QN＝1时，PMOS管P306关闭，NMOS管N306开启；由于Schmitt反相器即所述第一施密特反相器的迟滞效应，Vth(1->0)增大，QN更难变为0。
所以，HSNM较大，最后噪声容限也较大。
本发明实施例电路基本功能描述：
如图4所示，是本发明实施例SRAM存储单元的正常工作的仿真波形；结合图4说明本发明实施例的各种功能如写入、保持和读出。
1.写入：当字线WL信号为高电平时，传输管即NMOS管N307和N308均处于开启状态。数据从输入位线BL和BLB传入,通过传输管N307和N308，到达存储单元内的存储节点Q,QN实现写入操作。
2.保持：当字线WL信号为低电平时，传输管N307和N308均处于关闭状态。存储单元内的存储节点Q,QN相互锁定，保持正确的数据。
3.读出：位线BL和BLB预充电完成，字线WL信号变为高电平，传输管N307和N308均打开。数据从存储单元内的存储节点Q,QN通过传输管N307和N308连接到位线BL和BLB上,实现读出的操作。
本发明实施例电路高噪声容限的描述：
存储单元的稳定性需要从三个工作模式考虑。对于读和保持，通常采用静态噪声容限来评估稳定性，反映了存储单元能承受的最大直流噪声电源。
当字线WL为低电平，位线BL和BLB充电到电源电压VDD时，此时处于保持模式下对于噪声的容忍能力为HSNM。
当位线预充电到电源电压VDD，然后字线WL变为高电平，此时处于读取模式下对于噪声的容忍能力为RSNM。
当位线预充电到对应电位，然后字线WL变为高电平，此时处于写入模式下对于噪声的容忍能力为写容限。
如图5A所示，是图1所示的现有6T型SRAM存储单元的RSNM的仿真图；图5A中的横坐标为节点Q的电压VQ，纵坐标为节点QN的电压VQN。曲线101表示以VQ为输入电压和以VQN为输出电压时在读取时的输入输出变化曲线；曲线102则和曲线101对称，为以VQN为输入电压和以VQ为输出电压时在读取时的输入输出变化曲线。RSNM的大小从虚线框103对应的区域得到。
如图5B所示，是图1所示的现有6T型SRAM存储单元的HSNM的仿真图；曲线104表示以VQ为输入电压和以VQN为输出电压时在保持模式时的输入输出变化曲线；曲线105则和曲线104对称，为以VQN为输入电压和以VQ为输出电压时在保持模式时的输入输出变化曲线。HSNM的大小从虚线框106对应的区域得到。
如图6A所示，是图2所示的现有堆栈型SRAM存储单元的RSNM的仿真图；图6A中的横坐标为节点Q的电压VQ，纵坐标为节点QN的电压VQN。曲线201表示以VQ为输入电压和以VQN为输出电压时在读取时的输入输出变化曲线；曲线202则和曲线201对称，为以VQN为输入电压和以VQ为输出电压时在读取时的输入输出变化曲线。RSNM的大小从虚线框203对应的区域得到。
如图6B所示，是图2所示的现有堆栈型SRAM存储单元的HSNM的仿真图；曲线204表示以VQ为输入电压和以VQN为输出电压时在保持模式时的输入输出变化曲线；曲线205则和曲线204对称，为以VQN为输入电压和以VQ为输出电压时在保持模式时的输入输出变化曲线。HSNM的大小从虚线框206对应的区域得到。
如图7A所示，是图3所示的本发明实施例SRAM存储单元的RSNM的仿真图；图7A中的横坐标为节点Q的电压VQ，纵坐标为节点QN的电压VQN。曲线301a和301b表示以VQ为输入电压和以VQN为输出电压时在读取时的输入输出变化曲线；曲线302a和302b都为以VQN为输入电压和以VQ为输出电压时在读取时的输入输出变化曲线，曲线302a则和曲线301a对称以及曲线302b则和曲线301b。由于本发明实施例中具有迟滞效应，故VQ从0变化到1即从低电压变化到高电压对应的阈值电压和从1变化到0的阈值电压不同，故在两种情形下都具有两条曲线即曲线301a和301b以及曲线302a和302b，曲线301a对应于VQ从0变化到1时对应的曲线，曲线301b对应于VQ从1变化到0时的曲线。最后，RSNM的大小从虚线框303对应的区域得到。
如图7B所示，是图3所示的本发明实施例SRAM存储单元的HSNM的仿真图；曲线304a和304b表示以VQ为输入电压和以VQN为输出电压时在读取时的输入输出变化曲线；曲线305a和305b都为以VQN为输入电压和以VQ为输出电压时在读取时的输入输出变化曲线，曲线305a则和曲线304a对称以及曲线305b则和曲线304b。由于本发明实施例中具有迟滞效应，故VQ从0变化到1即从低电压变化到高电压对应的阈值电压和从1变化到0的阈值电压不同，故在两种情形下都具有两条曲线即曲线304a和304b以及曲线305a和305b，曲线304a对应于VQ从0变化到1时对应的曲线，曲线304b对应于VQ从1变化到0时的曲线。最后，HSNM的大小从虚线框306对应的区域得到。和图5B的虚线框605以及图6B的虚线框206比较可知，本发明实施例的虚线框306的范围会扩大，故HSNM会扩大。
最后，通过仿真能得到如下数值：
图1所示的现有6T型SRAM存储单元对应的仿真值包括：
RSNM：0.2828，HSNM：0.6209，WM：0.68。
图2所示的现有堆栈型SRAM存储单元对应的仿真值包括：
RSNM：0.2231，HSNM：0.6528，WM：0.73。
本发明实施例SRAM存储单元对应的仿真值包括：
RSNM：0.2853，HSNM：0.9230，WM：0.75。
可以看出，本发明实施例的RSNM、HSNM和WM都得到增加，HSNM的值较好。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种SRAM存储单元，其特征在于，包括：由第一施密特反相器和第二施密特反相器组成的一对施密特反相器；
所述第一施密特反相器的输入端连接所述第二施密特反相器的输出端，所述第一施密特反相器的输出端连接所述第二施密特反相器的输入端；
利用所述施密特反相器所具有的迟滞效应提高SRAM存储单元的噪声容限。
2.如权利要求1所述的SRAM存储单元，其特征在于，所述第一施密特反相器包括：第一堆栈反相器连接以及第一迟滞电路；
所述第一迟滞电路包括第一下拉迟滞路径和第一上拉迟滞路径；
所述第一堆栈反相器由第一上拉堆栈路径和第一下拉堆栈路径连接而成，所述第一上拉堆栈路径由多个PMOS管串联而成，所述第一下拉堆栈路径由多个NMOS管串联而成，所述第一上拉堆栈路径的各PMOS管的栅极以及所述第一下拉堆栈路径的各NMOS管的栅极都连接在一起并作为所述第一施密特反相器的输入端；
所述第一上拉堆栈路径和所述第一下拉堆栈路径的连接处形成所述第一施密特反相器的输出端；
所述第一下拉迟滞路径由一个以上的PMOS管串联而成，所述第一上拉迟滞路径由一个以上的NMOS管串联而成；
所述第一下拉迟滞路径的PMOS管的栅极和所述第一上拉迟滞路径的NMOS管的栅极都连接所述第一施密特反相器的输出端；
所述第一下拉迟滞路径串联在所述第一上拉堆栈路径的各PMOS管之间的一个连接节点和地之间；
所述第一上拉迟滞路径串联在所述第一下拉堆栈路径的各NMOS管之间的一个连接节点和电源电压之间。
3.如权利要求2所述的SRAM存储单元，其特征在于：所述第一上拉堆栈路径由两个PMOS管串联。
4.如权利要求3所述的SRAM存储单元，其特征在于：所述第一下拉堆栈路径由两个NMOS管串联。
5.如权利要求2所述的SRAM存储单元，其特征在于：所述第一下拉迟滞路径由一个PMOS管组成。
6.如权利要求5所述的SRAM存储单元，其特征在于：所述第一上拉迟滞路径由一个NMOS管组成。
7.如权利要求1或2所述的SRAM存储单元，其特征在于，所述第二施密特反相器包括：第二堆栈反相器连接以及第二迟滞电路；
所述第二迟滞电路包括第二下拉迟滞路径和第二上拉迟滞路径；
所述第二堆栈反相器由第二上拉堆栈路径和第二下拉堆栈路径连接而成，所述第二上拉堆栈路径由多个PMOS管串联而成，所述第二下拉堆栈路径由多个NMOS管串联而成，所述第二上拉堆栈路径的各PMOS管的栅极以及所述第二下拉堆栈路径的各NMOS管的栅极都连接在一起并作为所述第二施密特反相器的输入端；
所述第二上拉堆栈路径和所述第二下拉堆栈路径的连接处形成所述第二施密特反相器的输出端；
所述第二下拉迟滞路径由一个以上的PMOS管串联而成，所述第二上拉迟滞路径由一个以上的NMOS管串联而成；
所述第二下拉迟滞路径的PMOS管的栅极和所述第二上拉迟滞路径的NMOS管的栅极都连接所述第二施密特反相器的输出端；
所述第二下拉迟滞路径串联在所述第二上拉堆栈路径的各PMOS管之间的一个连接节点和地之间；
所述第二上拉迟滞路径串联在所述第二下拉堆栈路径的各NMOS管之间的一个连接节点和电源电压之间。
8.如权利要求7所述的SRAM存储单元，其特征在于：所述第二上拉堆栈路径由两个PMOS管串联。
9.如权利要求8所述的SRAM存储单元，其特征在于：所述第二下拉堆栈路径由两个NMOS管串联。
10.如权利要求7所述的SRAM存储单元，其特征在于：所述第二下拉迟滞路径由一个PMOS管组成。
11.如权利要求10所述的SRAM存储单元，其特征在于：所述第二上拉迟滞路径由一个NMOS管组成。
12.如权利要求10所述的SRAM存储单元，其特征在于：SRAM存储单元还包括一对传输管；
第一传输管连接在所述第一施密特反相器的输入端和第一位线之间；
第二传输管连接在所述第一施密特反相器的输出端和第二位线之间；
所述第一传输管的栅极和所述第二传输管的栅极都连接字线。
13.如权利要求12所述的SRAM存储单元，其特征在于：所述第一传输管由NMOS管组成，所述第二传输管由NMOS管组成。
14.如权利要求12所述的SRAM存储单元，其特征在于：所述第一传输管由PMOS管组成，所述第二传输管由PMOS管组成。
15.如权利要求1所述的SRAM存储单元，其特征在于：由多个SRAM存储单元排序形成SRAM存储阵列。
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