CN110661497A - 高频放大电路以及半导体装置 - Google Patents

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Abstract

高频放大电路具备：源极接地的第1晶体管，将高频输入信号放大；栅极接地的第2晶体管，将由第1晶体管放大后的信号进一步放大而生成输出信号；第1电感器，连接在第1晶体管源极与第1基准电位节点之间；第2电感器，连接在第2晶体管漏极与第2基准电位之间；第1切换器，对是否在高频输入信号被输入的节点和连接第1电阻的输入信号路径上的节点之间的第3电感器上并联连接第1衰减器进行切换；第2切换器对是否在输入信号路径与第1基准电位节点之间连接第1电阻进行切换；第3切换器，从并联连接第2电感器的多个第2电阻中选择至少一个；及第4切换器，从并联连接在与第2晶体管漏极相连的输出信号路径上的多个第1电容器中选择至少一个。

Description

高频放大电路以及半导体装置
相关申请
本申请享受以日本专利申请2018－124621号(申请日：2018年6月29日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及高频放大电路以及半导体装置。
背景技术
近年来，进行了将高频低噪声放大器(LNA：Low Noise Amplifier)从SiGe双极工艺(以下为SiGe工艺)替换为SOI(Silicon On Insulator)CMOS工艺(以下为SOI工艺)的研究。SOI工艺相比于SiGe工艺更加低成本，而且在SOI工艺中形成的MOS晶体管的寄生电容较小，因此高频信号的电力损失变小。由此，如果使用SOI工艺，则不会导致电特性恶化，能够在同一SOI基板上形成高频开关与高频低噪声放大器，能够实现单芯片化。
LNA大多被要求增益可变功能。在无线通信标准下，有多个增益模式的规格被规定的情况。更具体而言，有按照各增益模式的每一个增益模式而确定了反射特性S11、S22、噪声指数NF、IIP3(Input 3rd-order Intercept Point，输入3阶截获点)的允许范围的情况。越是增益小的增益模式，越不容易将IIP3限制在允许范围内。另外，作为各增益模式间的通过相位偏差(transmission phase discontinuity)，例如有被要求20deg的情况，但不易满足该要求。
发明内容
实施方式提供能够在多个增益模式下获得希望的性能的高频放大电路以及半导体装置。
实施方式的高频放大电路具备：
源极接地的第1晶体管，对高频输入信号进行放大；
栅极接地的第2晶体管，对由所述第1晶体管放大后的信号进行进一步放大而生成输出信号；
第1电感器，连接在所述第1晶体管的源极与第1基准电位节点之间；
第2电感器，连接在所述第2晶体管的漏极与第2基准电位之间；
第1切换器，对是否在所述高频输入信号被输入的节点和从所述节点至所述第1晶体管的栅极的输入信号路径上连接第1衰减器进行切换；
第2切换器，对是否在所述输入信号路径与所述第1基准电位节点之间连接第1电阻进行切换；
第3切换器，从并联连接于所述第2电感器的多个第2电阻之中选择至少一个；以及
第4切换器，从并联连接在与所述第2晶体管的漏极相连的输出信号路径上的多个第1电容器之中选择至少一个第1电容器。
附图说明
图1是表示内置第1实施方式的LNA1的无线装置2的概略构成的框图。
图2是表示第1实施方式的LNA1的内部构成的电路图。
图3是表示图2的偏置电压与输入到第1～第10晶体管开关的栅极的栅极信号的电压值的图。
图4A是表示图2的G0模式时的LNA的S参数，图4B是表示图2的G0模式时的LNA的噪声指数NF的图。
图5A是表示图2的G1模式时的LNA的S参数，图5B是表示图2的G1模式时的LNA的噪声指数NF的图。
图6A是表示图2的G2模式时的LNA的S参数，图6B是表示图2的G2模式时的LNA的噪声指数NF的图。
图7A是表示图2的G3模式时的LNA的S参数，图7B是表示图2的G3模式时的LNA的噪声指数NF的图。
图8是表示图2的LNA的各增益模式下的IIP3的图。
图9是表示G0～G3模式下的模拟结果的图。
图10是第2实施方式的LNA的电路图。
图11是图10的一变形例的LNA的电路图。
图12是表示图11的偏置电压与输入到第1～第10晶体管开关的栅极的栅极信号的电压值的图。
图13A是表示图11的G0模式时的LNA的S参数，图13B是表示图11的G0模式时的LNA的噪声指数NF的图。
图14A是表示图11的G1模式时的LNA的S参数，图14B是表示图11的G1模式时的LNA的噪声指数NF的图。
图15A是表示图11的G2模式时的LNA的S参数，图15B是表示图11的G2模式时的LNA的噪声指数NF的图。
图16A是表示图11的G3模式时的LNA的S参数，图16B是表示图11的G3模式时的LNA的噪声指数NF的图。
图17是表示图11的LNA的G0～G3模式下的模拟结果的图。
图18是将图17所示的各增益模式下的IIP3图表化而得的图。
图19是对图2的LNA追加了与图11相同的电路构成的非线性补偿电路而成的电路图。
图20是第3实施方式的LNA的电路图。
图21是对图20的LNA连接了与图11相同的非线性补偿电路而成的LNA的电路图。
图22是表示图21的偏置电压与输入到第1～第10晶体管开关的栅极的栅极信号的电压值的图。
图23A是表示图21的G0模式时的LNA的S参数，图23B是表示图21的G0模式时的LNA的噪声指数NF的图。
图24A是表示图21的G1模式时的LNA的S参数，图24B是表示图21的G1模式时的LNA的噪声指数NF的图。
图25A是表示图21的G2模式时的LNA的S参数，图25B是表示图21的G2模式时的LNA的噪声指数NF的图。
图26A是表示图21的G3模式时的LNA的S参数，图26B是表示图21的G3模式时的LNA的噪声指数NF的图。
图27是表示图21的LNA的G0～G3模式下的模拟结果的图。
图28是将图27所示的各增益模式的每一个增益模式的IIP3图表化而得的图。
图29是第4实施方式的LNA的电路图。
图30是对图29的LNA连接了与图11相同的非线性补偿电路而成的LNA1的电路图。
图31是表示图30的偏置电压与输入到第1～第10晶体管开关的栅极的栅极信号的电压值的图。
图32A是表示图30的G0模式时的LNA的S参数，图32B是表示图30的G0模式时的LNA的噪声指数NF的图。
图33A是表示图30的G1模式时的LNA的S参数，图33B是表示图30的G1模式时的LNA的噪声指数NF的图。
图34A是表示图30的G2模式时的LNA的S参数，图34B是表示图30的G2模式时的LNA的噪声指数NF的图。
图35A是表示图30的G3模式时的LNA的S参数，图35B是表示图30的G3模式时的LNA的噪声指数NF的图。
图36是表示图30的LNA的G0～G3模式下的模拟结果的图。
图37是将图36所示的各增益模式的每一个增益模式的IIP3图表化而得的图。
图38是第5实施方式的LNA的电路图。
图39是对图38的LNA连接了与图11相同的非线性补偿电路而成的LNA的电路图。
图40是表示图39的偏置电压与输入到第1～第10晶体管开关的栅极的栅极信号的电压值的图。
图41A是表示图40的G0模式时的LNA的S参数，图41B是表示图40的G0模式时的LNA的噪声指数NF的图。
图42A是表示图40的G1模式时的LNA的S参数，图42B是表示图40的G1模式时的LNA的噪声指数NF的图。
图43A是表示图40的G2模式时的LNA的S参数，图43B是表示图40的G2模式时的LNA的噪声指数NF的图。
图44A是表示图40的G3模式时的LNA的S参数，图44B是表示图40的G3模式时的LNA的噪声指数NF的图。
图45是表示图39的LNA的G0～G3模式下的模拟结果的图。
图46是将图45所示的各增益模式的每一个增益模式的IIP3图表化而得的图。
图47是表示与载波聚合对应的无线装置的概略构成的框图。
具体实施方式
以下，参照附图，对实施方式进行说明。另外，在本案说明书与添附的附图中，为了易于理解和方便图示，省略、变更或者简化了一部分的构成部分来说明以及图示，但可期待相同功能的程度的技术内容也将包含在本实施方式中进行解释。另外，在本案说明书所添附的附图中，为了方便图示与易于理解，适当地相比于实物而言对比例尺以及纵横的尺寸比等进行了变更夸张。
(第1实施方式)
第1实施方式的高频放大电路(以下为LNA)使用于移动电话、智能手机等的无线装置2中。图1是表示内置第1实施方式的LNA1的无线装置2的概略构成的框图。图1的无线装置2具备天线3、天线开关4、带通滤波器(BPF)5、LNA1、无线IC(RFIC)6、功率放大器(PA)7、以及低通滤波器(LPF)8。
天线开关4是切换收发的开关。在图1中，示出了发送侧与接收侧分别为一个系统的例子，但发送侧与接收侧也可以分别具有收发多个频带的信号的多个系统。图1的天线开关4与LNA1能够配置在同一SOI基板上，能够设为单芯片。通过将天线开关4与LNA1配置于SOI基板上，也能够实现功耗的减少与小型化。
图2是表示第1实施方式的LNA1的内部构成的电路图。图2的LNA1具有选择增益各不相同的四个增益模式G0～G3模式中的某一个的功能。G0模式的增益最高，按照G0→G1→G2→G3的顺序，增益变低。
图2的LNA1具备对高频输入信号进行放大的源极接地的第1晶体管Q1、将被第1晶体管Q1放大后的信号进一步放大而生成输出信号的栅极接地的第2晶体管Q2、偏压生成电路9、第1电感器Ls、第2电感器Ld、第1衰减器10、第1切换器11、第1电阻Rsh23、第2切换器12、多个第2电阻Rd0、Rd1、Rd2、第3切换器13、多个第1电容器Cout0、Cout1、Cout2、第4切换器14、第2衰减器15、以及第5切换器16。
图2的第1晶体管Q1与第2晶体管Q2是NMOS晶体管，但在设计上也能够采用PMOS晶体管。其中，电特性在以NMOS晶体管构成时较优异，因此以下对用NMOS晶体管构成第1晶体管Q1与第2晶体管Q2的例子进行说明。
在第1晶体管Q1的栅极连接有输入信号路径。在该输入信号路径上连接有输入端子RFin、第1衰减器10、第1切换器11、外置电感器(第3电感器)Lext、以及第1电阻Rsh23。
第1切换器11具有第1～第3晶体管开关SW1～SW3。第1晶体管开关SW1连接于输入端子RFin与作为外置电感器Lext的一端的节点n1之间。第2晶体管开关SW2连接于输入端子RFin与第1衰减器10的一端之间。第3晶体管开关SW3连接于第1衰减器10的另一端与节点n1之间。第1晶体管开关SW1的栅极被输入在G3模式以外的增益模式时变为高的xG3信号。第1晶体管开关SW1在不是G3模式时接通，在G3模式时断开。第2晶体管开关SW2与第3晶体管开关SW3的栅极被输入在G3模式时变为高的G3信号。第2晶体管开关SW2与第3晶体管开关SW3在G3模式时接通，在G0～G2模式时断开。
这样，在G0～G2模式时，第1衰减器10的输入输出被切断，因此高频输入信号利用第1晶体管开关SW1，绕过(bypass)第1衰减器10而向外置电感器Lext输入。第1衰减器10可以是图2那样的π型构成，也可以是T型构成。
外置电感器Lext为了阻抗匹配而设置。从外置电感器Lext观察输入端子RFin侧时的阻抗被设计为50Ω。另外，外置电感器Lext也能够不外置而是形成SOI基板上，但这需要较大的图案面积，因此现实中被设为外置的可能性较高。因此，在本说明书中，称作外置电感器Lext。图2的LNA1中的外置电感器Lext以外的电路部件能够配置在SOI基板上。实际上，在节点n1与n2设置焊盘，将外置电感器Lext连接在这些焊盘间。
在第1晶体管Q1的源极与接地节点之间连接有第1电感器Ls。第1晶体管Q1的栅极被经由电阻RB1供给偏置电压VB1。另外，在第1晶体管Q1的栅极与外置电感器Lext的另一端侧的节点n2之间的输入信号路径上连接有电容器Cx。电容器Cx将输入信号路径上的高频输入信号的DC成分切断。
在节点n2与接地节点之间串联连接有第1电阻Rsh23与第2切换器12。第2切换器12具有第4晶体管开关SW4。第4晶体管开关SW4的栅极被输入在G2模式或者G3模式时变为高的G23信号。由此，第4晶体管开关SW4在G2模式或者G3模式时接通，在除此以外的增益模式中断开。
在第2切换器12内的第4晶体管开关SW4接通时，第1电阻Rsh23作为分流电阻发挥功能。在第4晶体管开关SW4断开时，第1电阻Rsh23被从输入信号路径切断。由此，在G2模式或者G3模式时，第1电阻Rsh23作为分流电阻发挥功能，发挥降低高频输入信号的增益的作用。在G0模式或者G1模式时，第1电阻Rsh23不发挥降低高频输入信号的增益的作用。
另外，也可以在第1晶体管Q1的栅极与源极之间连接有未图示的电容器Cin。由于第1晶体管Q1的源极经由电感器Ls连接于接地节点，因此第1晶体管Q1作为源极接地的放大器发挥功能。
外置电感器Lext、电容器Cx、Cin、第1电感器Ls构成了输入匹配电路。输入匹配电路内的各构成部件的元件值是将第1晶体管Q1的增益匹配与噪声匹配考虑在内而设定的。
第2晶体管Q2的栅极被经由电阻RB2而供给偏置电压VB2。另外，在第2晶体管Q2的栅极与接地节点之间连接有电容器CB2。电容器CB2的电容与电阻RB2的电阻值都充分大，因此第2晶体管Q2作为栅极接地的放大器发挥功能。
在第2晶体管Q2的漏极与第1基准电位VDD_LNA之间并联连接有第2电感器Ld和多个第2电阻Rd0、Rd1、Rd2，另外，设有选择多个第2电阻Rd0、Rd1、Rd2中的至少一个电阻的第3切换器13。
第3切换器13具有第5晶体管开关SW5与第6晶体管开关SW6。第5晶体管开关SW5串联连接于第2电阻Rd1。第6晶体管开关SW6串联连接于第2电阻Rd2。第5晶体管开关SW5在栅极信号G1R为高时接通。栅极信号G1R在G1模式时变为高。由此，第2电阻Rd1在G1模式时并联连接于第2电阻Rd0以及第2电感器Ld。第6晶体管开关SW6在栅极信号G23R为高时接通。栅极信号G23R在G2模式或者G3模式时变为高。由此，第2电阻Rd2在G2模式或者G3模式时并联连接于第2电阻Rd0以及第2电感器Ld。
这样，在G0模式中，仅第2电阻Rd0并联连接于第2电感器Ld。在G1模式中，第2电阻Rd0与Rd1并联连接于第2电感器Ld。在G2模式或者G3模式中，第2电阻Rd0与Rd2并联连接于第2电感器Ld。
多个第2电阻Rd0、Rd1、Rd2的电阻值为Rd0＞Rd1＞Rd2。由此，并联连接于第2电感器Ld的第2电阻的电阻值在G0时变为最大，接下来在G1时变为较大，在G2与G3时变为最小。第2电阻的电阻值越小，越能够降低输出信号的增益。
在第2晶体管Q2的漏极与输出端子RFout之间并联连接有多个第1电容器Cout0、Cout1、Cout2，另外，设有对多个第1电容器Cout0、Cout1、Cout2中的至少一个第1电容器进行选择的第4切换器14。第4切换器14具有第7晶体管开关SW7与第8晶体管开关SW8。第7晶体管开关SW7串联连接于第1电容器Cout1。第7晶体管开关SW7在栅极信号G1为高时接通。栅极信号G1在G1模式时变为高。由此，第1电容器Cout1在G1模式时并联连接于第1电容器Cout0。第8晶体管开关SW8串联连接于第1电容器Cout2。第8晶体管开关SW8在栅极信号G23为高时接通。栅极信号G23在G2模式或者G3模式时变为高。由此，第1电容器Cout2在G2模式或者G3模式时并联连接于第1电容器Cout0。
由此，G0～G3模式下的多个第1电容器Cout0、Cout1、Cout2的电容按照G0模式下最小为Cout0、接着是G1模式下的Cout0+Cout1、接着是G2模式与G3模式下的Cout0+Cout2的顺序变大。通过调整多个第1电容器的合成电容，能够优化各增益模式中的输出匹配。
本实施方式的LNA1形成于SOI基板上，因此第1电感器Ls与第2电感器Ld以由漩涡状的布线图案构成的螺旋电感器形成。另一方面，外置电感器Lext如上述那样由于电感较大，因此未形成在SOI基板上，而是外置于LNA1。
在图1的LNA1中，在第1电容器元件Cout0与输出端子RFout之间连接第2衰减器15与第5切换器16，但也可以省略第2衰减器15与第5切换器16。第2衰减器15与第1衰减器10同样，可以是π型构成，也可以是T型构成。
第5切换器16具有第9晶体管开关SW9与第10晶体管开关SW10。第9晶体管开关SW9连接于作为第1电容器元件Cout的一端的节点n3与输出端子RFout之间。第10晶体管开关SW10连接于第2衰减器15与接地节点之间。第9晶体管开关SW9在xG3信号为高时接通。xG3信号在G3模式以外时变为高。由此，第9晶体管开关SW9在G0～G2模式时接通，绕过(bypass)第2衰减器15。第10晶体管开关SW10在G3信号为高时接通。G3信号在G3模式时变为高。由此，第10晶体管开关SW10在G3模式时将第2衰减器15连接于输出信号路径与接地节点之间。
偏压生成电路9生成偏置电压VB1、VB2。电阻RB1、RB2是为了防止高频输入信号进入(日语：回りこむ)偏压生成电路9而设置的。偏置电压VB1根据增益模式的不同而电压值不同。具体而言，对于偏置电压VB1与VB2而言，在G0模式与G1模式时变为最大值，G2模式时的电压值为第2大，在G3模式时的电压值最小。
图3是表示各增益模式下的图1的偏置电压VB1、VB2与输入到第1～第10晶体管开关SW1～SW10的栅极的栅极信号G1、G1R、G23、G23R、G3、xG3的电压值的图。
如图3所示，在G0模式中，偏置电压VB1被设定为最大的VB1＿G0，偏置电压VB2被设定为最大的VB2＿G0。另外，栅极信号G1被设定为－2V，栅极信号G1R被设定为0V，栅极信号G23被设定为－2V，栅极信号G23R被设定为0V，栅极信号G3被设定为－2V，栅极信号xG3被设定为3V。由此，第1晶体管开关SW1接通，第1衰减器10被绕过。作为旁路电阻的第1电阻Rsh23被从输入信号路径切断。第2电感器Ld仅与第2电阻Rd0并联连接。输出信号路径仅与第1电容器Cout0连接。第2衰减器15被从输出信号路径切断。由此，在G0模式中，高频输入信号不被衰减地向第1晶体管Q1的栅极输入。另外，并联连接于第2电感器Ld的第2电阻成为最大值。由此，在G0模式中，可获得最大的增益。
另外，各晶体管开关SW1～SW10的阈值电压是0V。在将各晶体管开关SW1～SW10断开的情况下，期望的是有向栅极施加0V的情况与施加－2V的情况，这是因为，原本断开时向栅极施加了－2V者能够将积存于体内的空穴吸引到栅极。但是，在晶体管开关的漏极连接于1.8V的电源电压的情况下，栅极为－2V的话，漏极－栅极间被施加超过3V的电压，将会超过耐压。因此，在漏极电压被施加较高的电压的情况下，将栅极设定为0V。在图1中，在晶体管开关断开时对栅极施加0V的情况下，对栅极信号的末尾标注“R”。在栅极信号的末尾未被标注“R”的情况下，在断开时被施加－2V。
在G1模式中，如图3所示，偏置电压VB1被设定为仅次于G0模式的较大的值VB1＿G1，偏置电压VB2也被设定为仅次于G0模式的较大的值VB2＿G1。另外，栅极信号G1被设定为3V，栅极信号G1R被设定为3V，栅极信号G23被设定为－2V，栅极信号G23R被设定为0V，栅极信号G3被设定为－2V，栅极信号xG3被设定为3V。由此，第1晶体管开关SW1接通，第1衰减器10被绕过。第1电阻Rsh23被从输入信号路径切断。第2电感器Ld并联连接着第2电阻Rd0与Rd1。输出信号路径并联连接着第1电容器Cout0与Cout1。第2衰减器15被从输出信号路径切断。由此，在G1模式中，高频输入信号不衰减地向第1晶体管Q1的栅极输入。另外，并联连接于第2电感器Ld的第2电阻成为仅次于G0模式的较小的值。由此，在G1模式中，可获得仅次于G0模式的较大的增益。
在G2模式中，如图3所示，偏置电压VB1被设定为仅次于G1模式的较大的值VB1＿G2，偏置电压VB2也被设定为仅次于G1模式的较大的值VB2＿G2。另外，栅极信号G1被设定为－2V，栅极信号G1R被设定为0V，栅极信号G23被设定为3V，栅极信号G23R被设定为3V，栅极信号G3被设定为－2V，栅极信号xG3被设定为3V。由此，第1晶体管开关SW1接通，第1衰减器10被绕过。另外，第4晶体管开关SW4接通，在输入信号路径与接地节点之间连接第1电阻Rsh23。第2电感器Ld并联连接着第2电阻Rd0与Rd2。输出信号路径并联连接着第1电容器Cout0与Cout2。第2衰减器15被从输出信号路径切断。由此，在G2模式中，高频输入信号通过Rsh23被衰减并向第1晶体管Q1的栅极输入。另外，并联连接于第2电感器Ld的第2电阻成为仅次于G1模式的较小的值。由此，在G2模式中，可获得仅次于G1模式的较大的增益。
在G3模式中，如图3所示，偏置电压VB1被设定为最小的VB1＿G3，偏置电压VB2也被设定为最小的VB2＿G3。另外，栅极信号G1被设定为－2V，栅极信号G1R被设定为0V，栅极信号G23被设定为3V，栅极信号G23R被设定为3V，栅极信号G3被设定为3V，栅极信号xG3被设定为－2V。由此，第1晶体管开关SW1断开，第2以及第3晶体管开关SW3接通，高频输入信号通过第1衰减器10被衰减之后，在外置电感器Lext中通过。另外，第4晶体管开关SW4接通，在输入信号路径与接地节点之间连接第1电阻Rsh23。由此，输入信号路径上的高频输入信号进一步衰减。第2电感器Ld并联连接着第2电阻Rd0与Rd2。输出信号路径并联连接着第1电容器Cout0与Cout2。第9晶体管开关SW9断开，第10晶体管开关SW10接通，因此在输出信号路径与接地节点之间连接第2衰减器15，输出信号通过第2衰减器15被衰减。由此，在G3模式中，输出信号的增益变得最小。
图4A是表示图2的G0模式时的LNA1的S参数的图。图4A的横轴为频率[GHz]，纵轴为S参数值[dB]。图4A的曲线cb1表示输入侧的反射特性S11、曲线cb2表示输出侧的反射特性S22、曲线cb3表示来自输入侧的通过特性S21、曲线cb4表示S21的相位。
图4B是表示图2的G0模式时的LNA1的噪声指数NF的图。图4B的横轴为频率[GHz]，纵轴为噪声指数NF。
在图4A与图4B中，对作为LTE(Long Term Evolution)波段之一的波段41的频带即2.496GHz、2.593GHz、2.690GHz标注了标记。本实施方式的LNA1是考虑到在波段41的频带中使用的情况而设计的，但根据图4A可知，波段41的频带内的S参数良好。例如，频带中心频率2.593GHz的增益是18.0dB，S11与S22也确保了一般来说被要求的基准值(－12dB以下)。
图5A～图7A是分别表示图2的G1～G3模式时的LNA1的S参数的图，图5B～图7B是分别表示图2的G1～G3模式时的LNA1的噪声指数NF的图。根据这些图可知，按照G0→G1→G2→G3的顺序，增益下降，G0模式被设计为约18dB、G1模式被设计为约15dB、G2模式被设计为约9dB、G3模式被设计为约－3dB。
图8是表示图2的LNA1的各增益模式下的IIP3的图。图8的横轴是输入信号电力Pin[dBm]，纵轴是IIP3[dBm]。如图8所示，虽然按照G3→G2→G1→G0的顺序，IIP3下降，但成为与一般的要求值相比充分大的值。特别是，G3模式下的IIP3成为比一般的要求值12dBm大3.3dB的值。
图9是表示G0～G3模式下的模拟结果的图。图9按照各增益模式的每一个增益模式示出了偏置电流Idd_lna[mA]、S21的频带中心值[dB]、噪声指数NF的频带中心值[dB]、S11的波段(band)41内的最差值[dB]、S22的波段41内的最差值[dB]、IIP3的频带中心值[dBm]、S21的相位[deg]。
根据图9的S21相位，增益模式间的最大相位偏差[deg]成为10.57。可知该值相对于一般的要求值即20[deg]足够富余。
这样，在第1实施方式中，在具有多个增益模式的LNA1中，在选择了最小增益的G3模式的情况下，使输入信号路径在分流电阻Rsh23连接于接地节点，因此能够改善IIP3。
(第2实施方式)
第2实施方式的分流电阻的电路构成与第1实施方式不同。
图10是第2实施方式的LNA1的电路图。在图10中，对与图2共同的构成部件标注同一附图标记，以下以不同点为中心进行说明。图2的LNA1具备在G2模式与G3模式时作为分流电阻发挥功能的第1电阻Rsh23。与此相对，图10的LNA1具备在G2模式时作为分流电阻发挥功能的第1电阻Rsh2、在G3模式时作为分流电阻发挥功能的第1电阻Rsh3、以及以并联的方式连接于第1电阻Rsh3的第2电容器Csh3。
第1电阻Rsh2串联连接着第11晶体管开关SW11，第1电阻Rsh3串联连接着第12晶体管开关SW12。第11晶体管开关SW11在G2信号为高时接通，第12晶体管开关SW12在G3信号为高时接通。由此，在G2模式时，在输入信号路径与接地节点之间连接有第1电阻Rsh2。在G3模式时，在输入信号路径与接地节点之间并联连接有第1电阻Rsh3与第2电容器Csh3。
本发明者验证后得知，通过将第2电容器Csh3并联连接于第1电阻Rsh3，G3模式时的IIP3更加变大。因此，根据图10的LNA1，相比于图1的LNA1，能够更加增大G3模式时的IIP3。
这样，在图10的LNA1中，由于具有G2模式专用的分流电阻Rsh2和G3模式专用的分流电阻Rsh3以及第2电容器Csh3，因此能够分别优化G2模式与G3模式时的IIP3。
图11是图10的一变形例的LNA1的电路图。图11的LNA1是对图10的LNA1追加了非线性补偿电路17与第6切换器18而成的。图11的非线性补偿电路17连接于第1晶体管Q1与第2晶体管Q2的连接节点。即，非线性补偿电路17连接于第1晶体管Q1的漏极和第2晶体管Q2的源极。
另外，非线性补偿电路17连接着第1基准电位VDD_LNA与接地节点。另外，非线性补偿电路17只要连接于两个基准电位间即可，因此也可以在VDD_LNA以外的第3基准电位和接地电位以外的第4基准电位之间连接非线性补偿电路17。
非线性补偿电路17连接于第1晶体管Q1与第2晶体管Q2的连接节点，对输出信号相对于高频输入信号的非线性进行补偿。第6切换器18对是否使非线性补偿电路17成为有效进行切换，非线性补偿电路17用于对从输出信号路径输出的输出信号相对于高频输入信号的非线性进行补偿。
非线性补偿电路17具有第1整流电路19、第2整流电路20、电阻R1A、电阻R1B、第3电容器C1A、以及第4电容器C1B。第6切换器18具有第13晶体管开关SW13。
第1整流电路19与电阻R1A串联连接于第1基准电位VDD_LNA与第13晶体管开关SW13的漏极之间。电阻R1B与第2整流电路20串联连接于第1基准电位VDD_LNA与第13晶体管开关SW13的漏极之间。
第1整流电路19与电阻R1A的连接节点经由第3电容器C1A连接于第1晶体管Q1与第2晶体管Q2的连接节点。同样，电阻R1B与第2整流电路20的连接节点经由第4电容器C1B连接于第1晶体管Q1与第2晶体管Q2的连接节点。
第13晶体管开关SW13在G01信号为高时接通，使电阻R1A的一端与第2整流电路20的一端导通于接地节点。由此，在G0模式与G1模式时，非线性补偿电路17对输出信号相对于高频输入信号的非线性进行补偿，在G2模式与G3模式时，非线性补偿电路17被切断。
第1整流电路19具有被进行二极管连接的第3晶体管Q3。第2整流电路20具有被进行二极管连接的第4晶体管Q4。第3晶体管Q3的漏极以及栅极连接着第1基准电位VDD_LNA，第3晶体管Q3的源极连接着电阻R1A的一端。第4晶体管Q4的漏极以及栅极的一端连接着电阻R1B的一端，第4晶体管Q4的源极连接着接地节点。
第3晶体管Q3与第4晶体管Q4的元件常数相同。这里，元件常数指的是栅极宽度、栅极长度、阈值电压、栅极氧化膜厚等决定晶体管的电特性的各种参数。另外，电阻R1A与R1B的电阻值相同，第3电容器C1A与第4电容器C1B的电容也相同。
这样，非线性补偿电路17设置两个由晶体管与电阻构成的串联电路，使这些串联电路中的晶体管与电阻的连接顺序相反。由此，能够抵消偶数次的互调失真。
另外，本实施方式的非线性补偿电路17能够调整第3晶体管Q3与第4晶体管Q4的元件常数、电阻R1A与R1B的电阻值以及第3电容器C1A与第4电容器C1B的电容的至少一个，以使G0模式与G1模式下的IIP3尽可能变大。由此，能够使增益与噪声指数不那么降低地增大IIP3。
图12是表示各增益模式下的图11的LNA1的偏置电压VB1、VB2与输入到第1～第10晶体管开关SW1～SW10的栅极的栅极信号G1、G1R、G23、G23R、G3、xG3的电压值的图。图12与图2相比，追加了关于G01信号的逻辑。被输入G01信号的第13晶体管开关SW13在G0模式与G1模式时接通。
图13A～图16A是分别表示图11的G0～G3模式时的LNA1的S参数的图，图13B～图16B是分别表示图11的G0～G3模式时的LNA1的噪声指数NF的图。
图17是表示图11的LNA1的G0～G3模式下的模拟结果的图。根据图17的S21相位可知，增益模式间的最大相位偏差[deg]为9.76，相比于图9，最大相位偏差变小。
图18是将图17所示的各增益模式下的IIP3图表化而得的图。图18的横轴是增益模式，纵轴是IIP3[dBm]。如图示那样，通过设有非线性补偿电路17，使得G0模式与G1模式的IIP3变大。另外，由于具备G3模式专用的分流电阻即第1电阻Rsh3和并联连接于该第1电阻Rsh3的第2电容器Csh3，因此G3模式下的IIP3更加变大。
图11的设于LNA1的非线性补偿电路17也可以追加到图2的LNA1中。图19是对图2的LNA1追加了与图11相同的电路构成的非线性补偿电路17而成的电路图。根据图19的LNA1，与图11的LNA1相同，能够进一步增大G0模式与G1模式下的IIP3。
这样，在第2实施方式中，连接在和第1晶体管Q1的栅极相连的输入信号路径与接地节点之间的分流电阻即第1电阻Rsh3并联连接着第2电容器Csh3，因此能够进一步增大G3模式时的IIP3。
另外，在第2实施方式中，将非线性补偿电路17连接于第1晶体管Q1与第2晶体管Q2的连接节点而在G0模式与G1模式时对输出信号相对于高频输入信号的非线性进行补偿，因此能够进一步增大G0模式与G1模式下的IIP3。
(第3实施方式)
第3实施方式对是否在外置电感器Lext并联连接第5电阻进行切换。
图20是第3实施方式的LNA1的电路图。对图20的LNA1的与图10的LNA1共同的构成部件标注同一附图标记，以下以不同点为中心进行说明。图20的LNA1具备对是否在外置电感器Lext并联连接第5电阻Rt进行切换的第7切换器21。第7切换器21是在G3信号为高时将第5电阻Rt并联连接于外置电感器Lext的第14晶体管开关SW14。即，在G3模式时，在外置电感器Lext并联连接第5电阻Rt，在G0～G2模式时，第5电阻Rt被切断而仅成为外置电感器Lext。
本发明者验证后得知，通过在G3模式时在外置电感器Lext并联连接第5电阻Rt，从而输入阻抗变化，IIP3更加变大。因此，图20的第7切换器21仅在G3模式时将第5电阻Rt并联连接于外置电感器Lext。
图21是对图20的LNA1连接了与图11相同的电路构成的非线性补偿电路17而成的LNA1的电路图。图21的非线性补偿电路17在G0～G2模式时对输出信号相对于高频输入信号的非线性进行补偿。由此，在G0～G2模式时IIP3更加变大。另外，图11的LNA1内的非线性补偿电路17仅在G0模式与G1模式时补偿了非线性。这是因为在G2模式中未太获得补偿效果的缘故。由此，也可以是也在图21的非线性补偿电路17中对照图11地仅在G0模式与G1模式时进行非线性的补偿。或者，也可以相反地在图11的非线性补偿电路17中在G0～G2模式时进行非线性的补偿。
图22是表示各增益模式下的图21的LNA1的偏置电压VB1、VB2与输入到第1～第10晶体管开关SW1～SW10的栅极的栅极信号G1、G1R、G23、G23R、G3、xG3的电压值的图。图22的真值表相比图12省略了G01信号。
图23A～图26A是分别表示图21的G0～G3模式时的LNA1的S参数的图，图23B～图26B是分别表示图21的G0～G3模式时的LNA1的噪声指数NF的图。
图27是表示图21的LNA1的G0～G3模式下的模拟结果的图。根据图27的S21相位可知，增益模式间的最大相位偏差[deg]是12.8，虽然比图17的最大相位偏差大，但却是实用上没问题的值。
图28是将图27所示的各增益模式的每一个增益模式的IIP3图表化而得的图。图28的横轴是增益模式，纵轴是IIP3[dBm]。G3模式时的IIP3是15.6dBm，相对于图17所示的20.3dBm较小。但是，希望注意的是，图27的偏置电流Idd_lna较小。即，在第3实施方式中，尽管偏置电流Idd_lna较小，也可获得良好的IIP3。
这样，在第3实施方式中，通过在G3模式时将第5电阻Rt并联连接于外置电感器Lext，即使对于较小的偏置电流Idd_lna也能够获得良好的IIP3。
(第4实施方式)
第4实施方式设有对在第1晶体管Q1的栅极与接地节点之间是否连接由电阻与电容器构成的串联电路进行切换的电路(以下，称作第1IIP3改善电路)。
图29是第4实施方式的LNA1的电路图。图29的LNA1成为对图2的LNA1追加了第1IIP3改善电路22的电路构成。第1IIP3改善电路22具有第8切换器23，该第8切换器23对在第1晶体管Q1的栅极与接地节点之间是否设置将第5电容器Cx3与第6电阻Rb3串联连接而成的串联电路进行切换。
第8切换器23是G3信号为高时接通的第15晶体管开关SW15。若该第15晶体管开关SW15接通，则在第1晶体管Q1的栅极与接地节点之间串联连接第5电容器Cx3与第6电阻Rb3。
通过在G3模式时优化第1IIP3改善电路22的第5电容器Cx3的电容与第6电阻Rb3的电阻值，能够进一步增大IIP3。
图30是对图29的LNA1连接了与图11相同的电路构成的非线性补偿电路17而成的LNA1的电路图。图30的非线性补偿电路17在G0～G2模式时对输出信号的非线性进行补偿。
这样，在图29的LNA1中，能够通过非线性补偿电路17进一步提高G0～G2模式时的IIP3，并能够通过第1IIP3改善电路22进一步提高G3模式时的IIP3。
图31是表示各增益模式下的图30的LNA1的偏置电压VB1、VB2与输入到第1～第10晶体管开关SW1～SW10的栅极的栅极信号G1、G1R、G23、G23R、G3、xG3的电压值的图。图31的各增益模式下的各栅极信号的电压值与图22相同。
图32A～图35A是分别表示图30的G0～G3模式时的LNA1的S参数的图，图32B～图35B是分别表示图30的G0～G3模式时的LNA1的噪声指数NF的图。
图36是表示图30的LNA1的G0～G3模式下的模拟结果的图。根据图36的S21相位可知，增益模式间的最大相位偏差[deg]是10.44，虽然比图17的最大相位偏差大，但却是实用上没问题的值。
图37是将图36所示的各增益模式的每一个增益模式的IIP3图表化而得的图。图37的横轴是增益模式，纵轴是IIP3[dBm]。在图37中，用实线表示图30的LNA1的各增益模式下的IIP3，用虚线表示从图30的LNA1中删除了非线性补偿电路17与第1IIP3改善电路22后的一比较例的LNA1的IIP3。如图示那样，可知通过设置第1以及第1IIP3改善电路22，在各增益模式中，IIP3更加变大。
这样，在第4实施方式中，在G3模式时在第1晶体管Q1的栅极与接地节点之间串联连接第5电容器Cx3与第6电阻Rb3，因此能够更加提高G3模式下的IIP3。
(第5实施方式)
第5实施方式使用连接于第1晶体管Q1的栅极的ESD保护电路而更加提高G3模式时的IIP3。
图38是第5实施方式的LNA1的电路图。图38的LNA1成为对图2的LNA1追加了第2IIP3改善电路24的电路构成。有在与第1晶体管Q1的栅极相连的输入信号路径和第1晶体管Q1的源极之间连接ESD保护电路25的情况，第2IIP3改善电路24以改善G3模式时的IIP3为目的而利用该ESD保护电路25。
ESD保护电路25具有阳极－阴极以相反朝向并联连接的第1二极管对26和同样是阳极－阴极以相反朝向并联连接的第2二极管对27。第1二极管对26与第2二极管对27以串联的方式连接在与第1晶体管Q1的栅极相连的输入信号路径和第1晶体管Q1的源极之间。即，第1二极管对26的一端连接于节点n2，第1二极管对26的另一端连接于第2二极管对27的一端，第2二极管对27的另一端连接于第1晶体管Q1的源极。第1二极管对26相比于第2二极管对27，接合面积更大，因此第1二极管对26等效地作为电容器发挥功能。
另外，在第1二极管对26的另一端与接地节点之间连接有对是否在第2IIP3改善电路24进行IIP3的改善进行切换的第9切换器28。
第9切换器28具有在G3模式时变为高的第16晶体管开关SW16。若该第16晶体管开关SW16变为高，则将第7电阻Rsh3连接于第1二极管对26的另一端与接地节点之间。在G0～G2模式中，第7电阻被切断。因此，在G0～G2模式中，第1二极管对26与第2二极管对27作为单纯的ESD保护电路25发挥功能。
第1二极管对26是高阻抗电路，等效地作为电容器发挥功能。由此，在第9切换器28内的第16晶体管开关SW16接通的情况下，成为在第1晶体管Q1的栅极与接地节点之间串联连接有电容器与第7电阻Rsh3的电路。由此，与图29的第1IIP3改善电路22相同，能够更加提高IIP3。
图39是对图38的LNA1连接有与图11相同的电路构成的非线性补偿电路17而成的LNA1的电路图。图39的非线性补偿电路17在G0～G2模式时补偿输出信号的非线性。
这样，在图39的LNA1中，能够利用非线性补偿电路17进一步提高G0～G2模式时的IIP3，并能够利用第2IIP3改善电路24进一步提高G3模式时的IIP3。
图40是表示各增益模式下的图39的LNA1的偏置电压VB1、VB2与输入到第1～第10晶体管开关SW1～SW10的栅极的栅极信号G1、G1R、G23、G23R、G3、xG3的电压值的图。图40的各增益模式下的各栅极信号的电压值与图22相同。
图41A～图44A是分别表示图30的G0～G3模式时的LNA1的S参数的图，图41B～图44B是分别表示图39的G0～G3模式时的LNA1的噪声指数NF的图。
图45是表示图39的LNA1的G0～G3模式下的模拟结果的图。根据图45的S21相位可知，增益模式间的最大相位偏差[deg]是9.88且充分小。
图46是将图45所示的各增益模式的每一个增益模式的IIP3图表化而得的图。图46的横轴是增益模式，纵轴是IIP3[dBm]。在图46中，用实线表示图39的LNA1的各增益模式下的IIP3，用虚线表示从图39的LNA1中删除了非线性补偿电路17与第2IIP3改善电路24后的一比较例的LNA1的IIP3。如图示那样，可知通过设置非线性补偿电路17与第2IIP3改善电路24，在各增益模式中，IIP3更加变大。
这样，在第5实施方式中，由于挪用连接于第1晶体管Q1的栅极的通用的ESD保护电路25而构成第2IIP3改善电路24，因此能够不那么增大电路规模地进一步增大G3模式时的IIP3。
(第6实施方式)
在最近的便携通信设备中，大多使用利用多个频率进行无线通信的载波聚合技术来进行无线通信。在该情况下，需要在SOI基板上配置多个LNA1和多个波段切换开关。图47是表示与载波聚合对应的无线装置2的概略构成的框图。图47示出了来自天线3的接收电路的块构成。发送电路的块构成与图1相同。
图47的无线装置2具备天线开关4、多个带通滤波器5、多个波段切换开关29、以及多个LNA1。多个波段切换开关29与多个LNA1配置于同一SOI基板，能够实现单芯片化。或者，也可以包含天线开关4地配置于同一SOI基板而单芯片化。
图47的多个LNA1是第1至第6实施方式的LNA1。由天线开关4切换后的各频率的接收信号在通过对应的带通滤波器5之后，向对应的波段切换开关29输入。在波段切换开关29中被选择的输入信号向对应的LNA1输入，以G0～G3模式的任一个增益模式被放大。
通过在SOI基板上配置多个波段切换开关29与多个LNA1，也能够实现小型化以及低功耗化。
在上述第1～第5实施方式中，说明了在SOI基板上配置LNA1的例子，但第1～第5实施方式的LNA1也可以配置于块状硅基板上。
即使是配置于块状硅基板上的LNA1，也能够通过在内部设置上述非线性补偿电路17、分流电阻、IIP3补偿电路等而进一步增大IIP3。
虽然说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明与其等效的范围内。

Claims (20)

1.一种高频放大电路，其中，具备：
源极接地的第1晶体管，对高频输入信号进行放大；
栅极接地的第2晶体管，对由所述第1晶体管放大后的信号进行进一步放大而生成输出信号；
第1电感器，连接在所述第1晶体管的源极与第1基准电位节点之间；
第2电感器，连接在所述第2晶体管的漏极与第2基准电位之间；
第1切换器，对是否在所述高频输入信号被输入的节点和从所述节点至所述第1晶体管的栅极的输入信号路径上连接第1衰减器进行切换；
第2切换器，对是否在所述输入信号路径与所述第1基准电位节点之间连接第1电阻进行切换；
第3切换器，从并联连接于所述第2电感器的多个第2电阻之中选择至少一个第2电阻；以及
第4切换器，从并联连接在与所述第2晶体管的漏极相连的输出信号路径上的多个第1电容器之中选择至少一个第1电容器。
2.如权利要求1所述的高频放大电路，其中，
所述第1切换器、所述第2切换器、所述第3切换器以及所述第4切换器进行与从增益各不相同的多个增益模式之中选择的增益模式相应的切换。
3.如权利要求1所述的高频放大电路，其中，
具备第5切换器，该第5切换器对是否由第2衰减器来使通过了由所述第4切换器选择出的第1电容器的信号衰减进行切换，
所述第1切换器、所述第2切换器、所述第3切换器、所述第4切换器以及所述第5切换器进行与从多个增益模式之中选择的增益模式相应的切换。
4.如权利要求1所述的高频放大电路，其中，
具备并联连接于所述第1电阻的第2电容器，
所述第2切换器对是否在所述输入信号路径与所述第1基准电位节点之间连接所述第1电阻与所述第2电容器的并联电路进行切换。
5.如权利要求1所述的高频放大电路，其中，
具备第6切换器，该第6切换器对是否在所述第1晶体管以及所述第2晶体管的连接节点连接非线性补偿电路进行切换，该非线性补偿电路对从所述输出信号路径输出的输出信号相对于所述高频输入信号的非线性进行补偿，
所述第1切换器、所述第2切换器、所述第3切换器、所述第4切换器以及所述第6切换器进行与从多个增益模式之中选择的增益模式相应的切换。
6.如权利要求5所述的高频放大电路，其中，
所述非线性补偿电路具有：
串联连接在第3基准电位与第4基准电位之间的第1整流电路以及第3电阻；
串联连接在所述第3基准电位与所述第4基准电位之间的第4电阻以及第2整流电路；
第3电容器，连接在所述第1晶体管和所述第2晶体管的连接节点与所述第1整流电路和所述第3电阻的连接节点之间；以及
第4电容器，连接在所述第1晶体管和所述第2晶体管的连接节点与所述第4电阻和所述第2整流电路的连接节点之间。
7.如权利要求1所述的高频放大电路，其中，
所述第1切换器串联地连接于在所述输入信号路径上连接的第3电感器。
8.如权利要求7所述的高频放大电路，其中，
具备对是否在所述第3电感器上并联地连接第5电阻进行切换的第7切换器，
所述第1切换器、所述第2切换器、所述第3切换器、所述第4切换器以及所述第7切换器进行与从多个增益模式之中选择的增益模式相应的切换。
9.如权利要求1所述的高频放大电路，其中，
具备第8切换器，该第8切换器对是否在所述第1晶体管的栅极与第5基准电位节点之间连接将第5电容器以及第6电阻串联连接而成的串联电路进行切换。
10.如权利要求9所述的高频放大电路，其中，
在选择了所述多个增益模式中的最小的增益模式的情况下，所述第8切换器将所述串联电路连接在所述第1晶体管的栅极与所述第5基准电位节点之间。
11.如权利要求1所述的高频放大电路，其中，具备：
静电放电保护电路，即ESD保护电路，连接在所述输入信号路径与所述第1晶体管的源极之间；以及
第9切换器，对是否在所述输入信号路径与第6基准电位节点之间串联连接所述ESD保护电路和第7电阻进行切换，
所述ESD保护电路具有：
使朝向相反地并联连接的第1二极管对；以及
使朝向相反地并联连接的第2二极管对，该第2二极管对与所述第1二极管对串联，且相比于所述第1二极管对接合面积更小，
所述第9切换器对是否在所述输入信号路径与所述第6基准电位节点之间将所述第1二极管对和所述第7电阻串联地连接进行切换。
12.如权利要求11所述的高频放大电路，其中，
在选择了所述多个增益模式中的最小的增益模式的情况下，所述第9切换器将所述第1二极管对和所述第7电阻串联地连接在所述输入信号路径与所述第6基准电位节点之间。
13.如权利要求2所述的高频放大电路，其中，
在所述多个增益模式中的增益最小的增益模式时，所述第1切换器将所述第1衰减器连接在所述输入信号路径上。
14.如权利要求2所述的高频放大电路，其中，
在所述多个增益模式中的、包含增益最小的增益模式在内的、增益低的一侧的一部分增益模式时，所述第2切换器将所述第1电阻连接在所述输入信号路径与所述第1基准电位节点之间。
15.如权利要求2所述的高频放大电路，其中，
越是所述多个增益模式中的增益高的增益模式，所述第3切换器越选择电阻值更大的所述第2电阻。
16.如权利要求2所述的高频放大电路，其中，
越是所述多个增益模式中的增益低的增益模式，所述第4切换器越选择电容更大的所述第1电容器。
17.如权利要求1所述的高频放大电路，其中，
所述第2晶体管级联连接于所述第1晶体管。
18.如权利要求1所述的高频放大电路，其中，
具备绝缘体上硅基板，即SOI基板，供所述第1晶体管、所述第2晶体管、所述第1电感器、所述第2电感器、所述第1切换器、所述第2切换器、所述第3切换器以及所述第4切换器安装。
19.一种高频放大电路，其中，具备：
源极接地的第1晶体管，对高频输入信号进行放大；
栅极接地的第2晶体管，对由所述第1晶体管放大后的信号进一步放大而生成输出信号；
第1电感器，连接在所述第1晶体管的源极与第1基准电位节点之间；以及
第2电感器，连接在所述第2晶体管的漏极与第2基准电位之间，
根据从增益各不相同的多个增益模式之中选择的增益模式，
对是否在所述高频输入信号被输入的节点和从所述节点至所述第1晶体管的栅极的输入信号路径上连接第1衰减器进行切换，并且，
对是否在所述输入信号路径与所述第1基准电位节点之间连接第1电阻进行切换，并且，
从并联连接于所述第2电感器的多个第2电阻之中选择至少一个，并且，
从并联连接在与所述第2晶体管的漏极相连的输出信号路径上的多个第1电容器之中选择至少一个。
20.一种半导体装置，其中，具备：
多个高频放大电路，配置于绝缘体上硅基板即SOI基板上；以及
多个高频开关，与所述多个高频放大电路的各个高频放大电路对应地配置于所述SOI基板上，选择多个高频信号中的一个高频信号而向对应的高频放大电路供给，
所述多个高频放大电路中的至少一个具有：
源极接地的第1晶体管，调整所述高频输入信号的增益；
栅极接地的第2晶体管，对被所述第1晶体管调整了增益的信号进一步调整增益；
第1电感器，连接在所述第1晶体管的源极与第1基准电位节点之间；
第2电感器，连接在所述第2晶体管的漏极与第2基准电位之间；
第1切换器，对是否在所述高频输入信号被输入的节点和从所述节点至所述第1晶体管的栅极的输入信号路径上连接第1衰减器进行切换；
第2切换器，对是否在所述输入信号路径与所述第1基准电位节点之间连接第1电阻进行切换；
第3切换器，从并联连接于所述第2电感器的多个第2电阻之中选择至少一个第2电阻；以及
第4切换器，从并联连接在与所述第2晶体管的漏极相连的输出信号路径上的多个第1电容器之中选择至少一个第1电容器。
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