JP6779842B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
従来、携帯電話端末等に搭載される高周波低雑音増幅器は、ＳｉＧｅ（シリコンゲルマニウム）バイポーラプロセスで製造されていた。これに対して、近年では、ＳｉＧｅバイポーラプロセスからＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセスに置き換えられつつある。その理由は、ＳＯＩＣＭＯＳプロセスによれば、高周波低雑音増幅器を、高周波スイッチや複雑な制御回路とともに同一のＳＯＩ基板上に形成できるためである。
また、近年、高周波低雑音増幅器には、キャリア・アグリゲーションなどの高度な通信に対応するため、例えば、異なる周波数帯の信号の同時受信や選択受信あるいは同じ周波数帯の異なる信号の受信などの複数の動作モードで動作するといった複雑な機能が求められている。
しかしながら、従来は、高周波低雑音増幅器を高度な通信に対応させるための技術について、有効な提案がなされていないのが実情であった。
特表２０１５−５２１０１０号公報
本発明が解決しようとする課題は、増幅器を用いて高度な通信を実現することができる半導体装置を提供することである。
本実施形態による半導体装置は、増幅器と、スプリッタと、第１出力端子と、第２出力端子と、出力制御部と、ＳＯＩ基板と、を備える。増幅器は、入力信号を増幅する。スプリッタは、増幅器の出力信号を第１信号経路と第２信号経路とに分岐し、第１および第２信号経路のインピーダンス変換を行う。第１出力端子は、増幅器の出力信号または増幅器の出力信号をスプリッタで第１信号経路に分岐した信号を出力する。第２出力端子は、増幅器の出力信号または増幅器の出力信号をスプリッタで第２信号経路に分岐した信号を出力する。出力制御部は、増幅器の出力信号を第１出力端子から出力するか、第２出力端子から出力するか、またはスプリッタで分岐して第１および第２出力端子の双方から出力するかを切り替える。ＳＯＩ基板は、増幅器、スプリッタおよび出力制御部が配置される。
第１の実施形態による高周波半導体装置を示す回路図である。 第１の実施形態による高周波半導体装置において、第１高周波ＬＮＡを示す回路図である。 第１の実施形態による高周波半導体装置の真理値表を示す図である。 第２の実施形態による高周波半導体装置を示す回路図である。 第２の実施形態による高周波半導体装置の真理値表を示す図である。 第３の実施形態による高周波半導体装置を示す回路図である。 第３の実施形態による高周波半導体装置の真理値表を示す図である。 第４の実施形態による高周波半導体装置におけるスプリッタのレイアウト図である。 図９（ａ）〜図９（ｄ）は、第４の実施形態による高周波半導体装置において、スプリッタのＳパラメータを示すグラフである。 第４の実施形態による高周波半導体装置において、スプリッタの通過損失および長さについてのスパイラルインダクタの線幅に対する依存性を示すグラフである。 図１１（ａ）、図１１（ｂ）は、スイッチの変形例を示す図である。 第６の実施形態による高周波半導体装置を示す回路図である。 第６の実施形態による高周波半導体装置において、可変キャパシタを示す回路図である。 第６の実施形態による高周波半導体装置において、入力信号と可変キャパシタの制御信号との対応関係を示す図である。 第６の実施形態による高周波半導体装置において、高周波ＬＮＡを示す回路図である。 第６の実施形態による高周波半導体装置において、動作モードと、高周波ＬＮＡのバイアス電圧と、利得調整回路の制御信号との対応関係を示す図である。 第６の実施形態による高周波半導体装置のシミュレーション例において、低周波数帯Ｂａｎｄ‐Ｌによる単出力モードでの小信号特性を示すグラフである。 第６の実施形態による高周波半導体装置のシミュレーション例において、低周波数帯Ｂａｎｄ‐Ｌによるスプリットモードでの小信号特性を示すグラフである。 第６の実施形態による高周波半導体装置のシミュレーション例において、高周波数帯Ｂａｎｄ‐Ｈによる単出力モードでの小信号特性を示すグラフである。 第６の実施形態による高周波半導体装置のシミュレーション例において、高周波数帯Ｂａｎｄ‐Ｈによるスプリットモードでの小信号特性を示すグラフである。 第６の実施形態による高周波半導体装置のシミュレーション例において、図１７〜図２０のグラフ中の代表的な数値の一覧表を示す図である。 第７の実施形態によるスプリッタを示す回路図である。 第７の実施形態によるスプリッタのシミュレーション例において、回路定数を示す図である。 第７の実施形態によるスプリッタのシミュレーション例において、周波数特性を示すグラフである。 第７の実施形態の比較例によるスプリッタのシミュレーション例において、周波数特性を示すグラフである。 第７の実施形態によるスプリッタのシミュレーション例において、図２４および図２５のグラフ中の帯域内最悪値の一覧表を示す図である。 第７の実施形態の第１の変形例によるスプリッタを示す回路図である。 第７の実施形態の第２の変形例によるスプリッタを示す回路図である。 第８の実施形態による高周波半導体装置におけるスプリッタのレイアウト図である。
以下、図面を参照して本発明に係る実施形態を説明する。以下の実施形態では、半導体装置の特徴的な構成および動作を中心に説明するが、半導体装置には以下の説明で省略した構成および動作が存在しうる。これらの省略した構成および動作も本実施形態の範囲に含まれるものである。また、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する。
（第１の実施形態）
図１は、半導体装置の一例である第１の実施形態による高周波半導体装置１の回路図である。図１の高周波半導体装置１は、例えば、携帯電話端末等に適用できるものである。
図１の高周波半導体装置１は、共通のＳＯＩ基板上にＣＭＯＳプロセスで作製されたものである。図１に示すように、高周波半導体装置１は、ＳＯＩ基板と、第１増幅器の一例である第１高周波ＬＮＡ(Low Noise Amplifier)２と、スプリッタ３と、第１出力端子ＲＦｏｕｔ１と、第２出力端子ＲＦｏｕｔ２と、出力制御部の一例である第１〜第５スイッチＳＷ１〜ＳＷ５とを備える。
第１高周波ＬＮＡ２は、第１入力信号の一例である第１高周波入力信号Ｓｉｎ１を増幅し、第１増幅器の出力信号の一例である第１高周波出力信号Ｓｏｕｔ１を出力する。
図１に示すように、第１高周波ＬＮＡ２は、ＳＯＩ基板上に配置され、一端が第１入力端子ＲＦｉｎ１に接続され、他端がスプリッタ３内の分岐ノードＮを介して第１出力端子ＲＦｏｕｔ１および第２出力端子ＲＦｏｕｔ２に接続されている。
図２は、第１の実施形態による高周波半導体装置１において、第１高周波ＬＮＡ２を示す回路図である。図２に示すように、第１高周波ＬＮＡ２は、カスコード型の高周波ＬＮＡである。
図２に示すように、第１高周波ＬＮＡ２は、第５インダクタの一例であるスパイラルインダクタＬｓと、第１トランジスタの一例であるｎＭＯＳＦＥＴ１と、第２トランジスタの一例であるｎＭＯＳＦＥＴ２と、第６インダクタの一例であるインダクタＬｄとを有する。なお、ｎＭＯＳＦＥＴは、導電型がｎ型のＭＯＳＦＥＴである（以下、同様）。これらスパイラルインダクタＬｓ、ｎＭＯＳＦＥＴ１、ｎＭＯＳＦＥＴ２およびインダクタＬｄは、第１基準電位の一例である接地電位と第２基準電位の一例である電源電位ＶＤＤ＿ＬＮＡとの間に直列接続されている。この他にも、第１高周波ＬＮＡ２は、複数の抵抗ＲＢ１、ＲＢ２、Ｒｄと、複数のキャパシタＣｘ、Ｃｉｎ、Ｃｏｕｔとを有する。
ｎＭＯＳＦＥＴ１のゲートは、キャパシタＣｘと、入力端子ＬＮＡｉｎと、外部インダクタＬｅｘｔとを介して第１入力端子ＲＦｉｎ１に接続されている。すなわち、外部インダクタＬｅｘｔおよびキャパシタＣｘは、第１入力端子ＲＦｉｎ１とｎＭＯＳＦＥＴ１のゲートとの間において直列接続されている。なお、図１では、外部インダクタＬｅｘｔの図示を省略している。また、ｎＭＯＳＦＥＴ１のゲートには、抵抗ＲＢ１を介して図示しないバイアス電圧生成回路が接続されている。
ｎＭＯＳＦＥＴ２は、ｎＭＯＳＦＥＴ１にカスコード接続されている。ｎＭＯＳＦＥＴ２のドレインは、キャパシタＣｏｕｔを介して第１高周波ＬＮＡ２の出力端子ＬＮＡｏｕｔに接続されている。ｎＭＯＳＦＥＴ２のゲートは、抵抗ＲＢ２を介して図示しないバイアス電圧生成回路に接続されている。また、ｎＭＯＳＦＥＴ２のゲートは、対地容量であるキャパシタＣＢ２を介して接地されている。
スパイラルインダクタＬｓは、一端がｎＭＯＳＦＥＴ１のソースに接続され、他端が接地電位に接続されている。すなわち、ｎＭＯＳＦＥＴ１は、スパイラルインダクタＬｓによるインダクティブソースディジェネレーションを有するソース接地ＦＥＴである。スパイラルインダクタＬｓとｎＭＯＳＦＥＴ１のソースとの間には、キャパシタＣｉｎの一端が接続されている。キャパシタＣｉｎの他端は、ｎＭＯＳＦＥＴ１のゲートに接続されている。
インダクタＬｄは、一端がｎＭＯＳＦＥＴ２のドレインに接続され、他端が電源電位ＶＤＤ＿ＬＮＡに接続されている。電源電位ＶＤＤ＿ＬＮＡは、図示しないバイアス電圧生成回路で生成される。インダクタＬｄには、抵抗Ｒｄが並列接続されている。
図２に示される構成の第１高周波ＬＮＡ２において、ｎＭＯＳＦＥＴ１は、バイアス電圧ＶＢ１が入力されることでオンする。また、ｎＭＯＳＦＥＴ２は、バイアス電圧ＶＢ２が印加されることでオンする。オン状態において、ｎＭＯＳＦＥＴ１およびｎＭＯＳＦＥＴ２には、電源電位ＶＤＤ＿ＬＮＡによるドレイン電流が流れる。ｎＭＯＳＦＥＴ１およびｎＭＯＳＦＥＴ２にドレイン電流が流れた状態でｎＭＯＳＦＥＴ１のゲートに第１入力端子ＲＦｉｎから第１高周波入力信号Ｓｉｎ１が入力されると、第１高周波ＬＮＡ２の出力端子ＬＮＡｏｕｔから、ｎＭＯＳＦＥＴ２のドレイン電圧に応じた信号として、第１高周波入力信号Ｓｉｎ１を増幅した第１高周波出力信号Ｓｏｕｔ１が出力される。
第１高周波入力信号Ｓｉｎ１は、例えば、１．８〜２．０ＧＨｚの周波数帯または２．０〜２．２ＧＨｚの周波数帯に属する信号である。また、第１高周波入力信号Ｓｉｎ１には、同じ周波数帯（例えば、１．８〜２．０ＧＨｚまたは２．０〜２．２ＧＨｚ）において異なる周波数を有する複数の高周波信号が含まれることがある。このような同じ周波数帯において異なる周波数を有する複数の高周波信号は、第１高周波ＬＮＡ２およびスプリッタ３を経由した後に図示しない復調器で個別に復調できる。
第１高周波ＬＮＡ２による第１高周波入力信号Ｓｉｎ１の増幅の際に、外部インダクタＬｅｘｔ、キャパシタＣｉｎおよびスパイラルインダクタＬｓは、入力整合素子として機能し、増幅用のＦＥＴ１、ＦＥＴ２の利得整合とノイズ整合を考慮した所望のインピーダンス整合を行う。キャパシタＣｘは、第１高周波入力信号Ｓｉｎ１の直流成分をカットする。インダクタＬｄとキャパシタＣｏｕｔは、出力側のインピーダンス整合を行う出力整合回路として機能する。抵抗Ｒｄは、広帯域に対応し得るように、信号の周波数特性を急峻な特性から平坦な特性へと安定化させる。抵抗ＲＢ１、ＲＢ２は、第１高周波入力信号Ｓｉｎ１がバイアス電圧生成回路側に回り込むことを防止する。
スプリッタ３は、第１高周波ＬＮＡ２の出力信号である第１高周波出力信号Ｓｏｕｔ１を第１信号経路Ｐ１と第２信号経路Ｐ２とに分岐し、第１および第２信号経路Ｐ１、Ｐ２のインピーダンス変換と、第１および第２信号経路Ｐ１、Ｐ２同士のアイソレーションとを行う。
スプリッタ３は、ＳＯＩ基板上に配置された複数の集中定数素子を有する。具体的には、図１に示すように、スプリッタ３は、第１インダクタの一例である第１スパイラルインダクタＬ１ａと、第２インダクタの一例である第２スパイラルインダクタＬ２ａと、第３インダクタの一例である第３スパイラルインダクタＬ１ｂと、第４インダクタの一例である第４スパイラルインダクタＬ２ｂと、第１キャパシタＣ１と、第２キャパシタＣ２ａと、第３キャパシタＣ２ｂと、抵抗Ｒとを有する。
集中定数素子Ｌ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂ、Ｃ１、Ｃ２ａ、Ｃ２ｂ、Ｒは、第１高周波ＬＮＡ２の出力ノードＮａと分岐ノードＮとの間の入力ノードＮｉｎと、分岐ノードＮと第１出力端子ＲＦｏｕｔ１との間の第１出力ノードＮｏｕｔ１との間、または、分岐ノードＮと、分岐ノードＮと第２出力端子ＲＦｏｕｔ２との間の第２出力ノードＮｏｕｔ２との間に接続されている。
具体的には、第１キャパシタＣ１は、スプリッタ３の入力ノードＮｉｎと基準電位の一例である接地電位との間に接続されている。第１スパイラルインダクタＬ１ａと第２スパイラルインダクタＬ２ａとは、第１信号経路Ｐ１上すなわち分岐ノードＮと第１出力ノードＮｏｕｔ１との間において直列接続されている。第３スパイラルインダクタＬ１ｂと第４スパイラルインダクタＬ２ｂとは、第２信号経路Ｐ２上すなわち分岐ノードＮと第２出力ノードＮｏｕｔ２との間において直列接続されている。第２キャパシタＣ２ａは、 一端が第１スパイラルインダクタＬ１ａと第２スパイラルインダクタＬ２ａとの間に接続され、他端が基準電位の一例である接地電位に接続されている。第３キャパシタＣ２ｂは、一端が第３スパイラルインダクタＬ１ｂと第４スパイラルインダクタＬ２ｂとの間に接続され、他端が基準電位の一例である接地電位に接続されている。抵抗Ｒは、第１出力ノードＮｏｕｔ１と第２出力ノードＮｏｕｔ２との間に接続されている。
第１〜第４スパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂは、スパイラル状の導電パターンである。第１スパイラルインダクタＬ１ａと第３スパイラルインダクタＬ１ｂとは、同一のインダクタンスを有する。第２スパイラルインダクタＬ２ａと第４スパイラルインダクタＬ２ｂとは、同一のインダクタンスを有する。第２キャパシタＣ２ａと第３キャパシタＣ２ｂとは、同一のキャパシタンスを有する。抵抗Ｒは、スプリッタ３の特性インピーダンスの２倍の抵抗値を有する。例えば、特性インピーダンスが５０Ωである場合、抵抗Ｒの抵抗値は１００Ωである。
上記の構成を有するスプリッタ３は、入力ノードＮｉｎに入力された第１高周波出力信号Ｓｏｕｔ１を、分岐ノードＮにおいて、第１信号経路Ｐ１と、第２信号経路Ｐ２とに分岐する。第１高周波出力信号Ｓｏｕｔ１をスプリッタ３で第１信号経路Ｐ１に分岐した信号（以下、第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１とも呼ぶ）と、第１高周波出力信号Ｓｏｕｔ１をスプリッタ３で第２信号経路Ｐ２に分岐した信号（以下、第１高周波第２分岐信号Ｓｏｕｔ１＿ｄ２とも呼ぶ）とは、第１高周波出力信号Ｓｏｕｔ１を二分配した信号である。したがって、第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１および第１高周波第２分岐信号Ｓｏｕｔ１＿ｄ２は、第１高周波出力信号Ｓｏｕｔ１に対して電力が少なくとも半分（すなわち、３ｄＢ）減衰されている。
第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１は、第１出力ノードＮｏｕｔ１を経由して第１出力端子ＲＦｏｕｔ１から第１の復調器（図示せず）に出力される。第１高周波第２分岐信号Ｓｏｕｔ１＿ｄ２は、第２出力ノードＮｏｕｔ２を経由して第２出力端子ＲＦｏｕｔ２から第２の復調器（図示せず）に出力される。第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１および第１高周波第２分岐信号Ｓｏｕｔ１＿ｄ２は、第１高周波入力信号Ｓｉｎ１と同一の周波数帯（例えば、１．８〜２．０ＧＨｚまたは２．０〜２．２ＧＨｚ）に属する信号であり、それぞれが、周波数帯内において異なる周波数を有する複数の高周波信号を含んでいる。第１の復調器は、第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１に含まれる複数の高周波信号のうち、予め設定された第１の周波数の高周波信号を復調する。第２の復調器は、第２出力ノードＮｏｕｔ２に含まれる複数の高周波信号のうち、予め設定された第１の周波数と異なる第２の周波数の高周波信号を復調する。このようにして、スプリッタ３を経由して出力された第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１および第１高周波第２分岐信号Ｓｏｕｔ１＿ｄ２から、同一の周波数帯内において異なる周波数を有する２つの高周波信号を受信できる。
また、スプリッタ３において、第１信号経路Ｐ１と第２信号経路Ｐ２とは、インピーダンスを２：１に変換するインピーダンス変換器として機能する。これにより、入力ノードＮｉｎからスプリッタ３内部を見たときのインピーダンスと、第１出力ノードＮｏｕｔ１からスプリッタ３内部を見たときのインピーダンスと、第２出力ノードＮｏｕｔ２からスプリッタ３内部を見たときのインピーダンスとは、いずれも特性インピーダンス（例えば、５０Ω）となる。すなわち、スプリッタ３において所望のインピーダンス整合を実現できる。また、スプリッタ３は、比較的狭い領域内において配線長を長くとることができるスパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂを有するため、コンパクトな構成でありながら、インピーダンス整合を適切に行うことができる。
また、第１出力ノードＮｏｕｔ１から分岐ノードＮを経由して第２出力ノードＮｏｕｔ２に向かう経路と、第２出力ノードＮｏｕｔ２から分岐ノードＮを経由して第１出力ノードＮｏｕｔ１の向かう経路とは、それぞれ、位相を１８０°回転させる移相器として機能する。これにより、第１信号経路Ｐ１と第２信号経路Ｐ２との間のアイソレーションとして、第１出力ノードＮｏｕｔ１と第２出力ノードＮｏｕｔ２との間のアイソレーションを確実に行うことができる。
第１〜第５スイッチＳＷ１〜ＳＷ５は、その切替制御により、第１高周波出力信号Ｓｏｕｔ１を第１出力端子ＲＦｏｕｔ１から出力するか、第２出力端子ＲＦｏｕｔ２から出力するか、またはスプリッタ３で分岐して第１および第２出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２の双方から出力するかを切り替える。なお、スプリッタ３で第１高周波出力信号Ｓｏｕｔ１を分岐した場合、第１高周波出力信号Ｓｏｕｔ１は、第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１および第１高周波第２分岐信号Ｓｏｕｔ１＿ｄ２の状態で第１および第２出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２から出力される。
第１スイッチＳＷ１は、ｎＭＯＳＦＥＴＭ１と、抵抗ｒ１とを有する。ｎＭＯＳＦＥＴＭ１は、第１高周波ＬＮＡ２の出力ノードＮａとスプリッタ３の入力ノードＮｉｎとの間に接続されている。抵抗ｒ１は、ｎＭＯＳＦＥＴＭ１のゲートに接続されている。抵抗ｒ１は、１００ｋΩ等の高い抵抗値を有する。第１スイッチＳＷ１は、抵抗ｒ１を介してｎＭＯＳＦＥＴＭ１のゲートに入力される第１制御信号Ｃｏｎｔ１によってオンオフ制御される。なお、ｎＭＯＳＦＥＴＭ１〜Ｍ５の制御信号を生成する生成回路については、図示を省略している。制御信号の生成回路は、例えば、ＳＯＩ基板上に配置されている。制御信号の生成回路は、高周波半導体装置１の外部にあってもよい。
第２スイッチＳＷ２は、ｎＭＯＳＦＥＴＭ２と、抵抗ｒ２とを有する。ｎＭＯＳＦＥＴＭ２は、第１出力ノードＮｏｕｔ１すなわち第１信号経路Ｐ１と第１出力端子ＲＦｏｕｔ１との間に接続されている。抵抗ｒ２は、１００ｋΩ等の高い抵抗値を有し、ｎＭＯＳＦＥＴＭ２のゲートに接続されている。第２スイッチＳＷ２は、抵抗ｒ２を介してｎＭＯＳＦＥＴＭ２のゲートに入力される第１制御信号Ｃｏｎｔ１によってオンオフ制御される。
第３スイッチＳＷ３は、ｎＭＯＳＦＥＴＭ３と、抵抗ｒ３とを有する。ｎＭＯＳＦＥＴＭ３は、第２出力ノードＮｏｕｔ２すなわち第２信号経路Ｐ２と第２出力端子ＲＦｏｕｔ２との間に接続されている。抵抗ｒ３は、１００ｋΩ等の高い抵抗値を有し、ｎＭＯＳＦＥＴＭ３のゲートに接続されている。第３スイッチＳＷ３は、抵抗ｒ３を介してｎＭＯＳＦＥＴＭ３のゲートに入力される第１制御信号Ｃｏｎｔ１によってオンオフ制御される。
第４スイッチＳＷ４は、ｎＭＯＳＦＥＴＭ４と、抵抗ｒ４とを有する。ｎＭＯＳＦＥＴＭ４は、第１高周波ＬＮＡ２の出力ノードＮａと第１出力端子ＲＦｏｕｔ１との間に接続されている。より具体的には、ｎＭＯＳＦＥＴＭ４は、出力ノードＮａと、ｎＭＯＳＦＥＴＭ２と第１出力端子ＲＦｏｕｔ１との間のノードＮｂとの間に接続されている。抵抗ｒ４は、１００ｋΩ等の高い抵抗値を有し、ｎＭＯＳＦＥＴＭ４のゲートに接続されている。第４スイッチＳＷ４は、抵抗ｒ４を介してｎＭＯＳＦＥＴＭ４のゲートに入力される第２制御信号Ｃｏｎｔ２によってオンオフ制御される。
第５スイッチＳＷ５は、ｎＭＯＳＦＥＴＭ５と、抵抗ｒ５とを有する。ｎＭＯＳＦＥＴＭ５は、第１高周波ＬＮＡ２の出力ノードＮａと、第２出力端子ＲＦｏｕｔ２との間に接続されている。より具体的には、ｎＭＯＳＦＥＴＭ５は、出力ノードＮａとｎＭＯＳトランジスタＭ４との間のノードＮｄと、ｎＭＯＳＦＥＴＭ３と第２出力端子ＲＦｏｕｔ２との間のノードＮｃとの間に接続されている。抵抗ｒ５は、１００ｋΩ等の高い抵抗値を有し、ｎＭＯＳＦＥＴＭ５のゲートに接続されている。スイッチＳＷ５は、抵抗ｒ５を介してｎＭＯＳＦＥＴＭ５のゲートに入力される第３制御信号Ｃｏｎｔ３によってオンオフ制御される。
なお、図１の例では、ｎＭＯＳＦＥＴＭ１〜Ｍ５が１つずつ配置されているが、各ｎＭＯＳＦＥＴＭ１〜Ｍ５のそれぞれを２段以上直列接続してもよい。
上記の構成を有する第１〜第５スイッチＳＷ１〜ＳＷ５において、スイッチＳＷ１〜ＳＷ３は、スイッチＳＷ４、ＳＷ５がオフしたときにオンすることで、第１高周波出力信号Ｓｏｕｔ１をスプリッタ３で分岐した第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１および第１高周波第２分岐信号Ｓｏｕｔ１＿ｄ２を、第１および第２出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２から出力させる。スイッチＳＷ４は、スイッチＳＷ１〜ＳＷ３、ＳＷ５がオフしたときにオンすることで、第１高周波出力信号Ｓｏｕｔ１を第１出力端子ＲＦｏｕｔ１から出力させる。スイッチＳＷ５は、スイッチＳＷ１〜ＳＷ４がオフしたときにオンすることで、第１高周波出力信号Ｓｏｕｔ１を第２出力端子ＲＦｏｕｔ２から出力させる。
（動作モード）
図３は、第１の実施形態による高周波半導体装置１の真理値表を示す図である。上記の構成を有する第１の実施形態の高周波半導体装置１は、図３の真理値表に示すように、単出力モードとスプリットモードとの２つの動作モードで動作できる。
単出力モードは、第１高周波ＬＮＡ２から出力された第１高周波出力信号Ｓｏｕｔ１を、第１出力端子ＲＦｏｕｔ１または第２出力端子ＲＦｏｕｔ２から出力する動作モードである。
単出力モードにおいて第１出力端子ＲＦｏｕｔ１をアクティブにする場合、図３に示すように、第１制御信号Ｃｏｎｔ１をローレベル（Ｌ）、第２制御信号Ｃｏｎｔ２をハイレベル（Ｈ）、第３制御信号Ｃｏｎｔ３をローレベル（Ｌ）に設定する。これにより、スイッチＳＷ１〜ＳＷ３、ＳＷ５がオフするとともにスイッチＳＷ４がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、スイッチＳＷ４を経由する図１の信号経路ａを通って第１出力端子ＲＦｏｕｔ１から出力される。第１出力端子ＲＦｏｕｔ１から出力された第１高周波出力信号Ｓｏｕｔ１は、不図示の第１の復調器で復調される。
単出力モードにおいて第２出力端子ＲＦｏｕｔ２をアクティブにする場合、図３に示すように、第１制御信号Ｃｏｎｔ１をローレベル、第２制御信号Ｃｏｎｔ２をローレベル、第３制御信号Ｃｏｎｔ３をハイレベルに設定する。これにより、スイッチＳＷ１〜ＳＷ４がオフするとともにスイッチＳＷ５がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、ｎＭＯＳＦＥＴＭ５を経由する図１の信号経路ｂを通って第２出力端子ＲＦｏｕｔ２から出力される。第２出力端子ＲＦｏｕｔ２から出力された第１高周波出力信号Ｓｏｕｔ１は、不図示の第２の復調器で復調される。
スプリットモードは、第１高周波ＬＮＡ２から出力された第１高周波出力信号Ｓｏｕｔ１を、スプリッタ３で分岐させて第１出力端子ＲＦｏｕｔ１および第２出力端子ＲＦｏｕｔ２から出力させる動作モードである。スプリットモードでは、図３に示すように、第１制御信号Ｃｏｎｔ１をハイレベル、第２制御信号Ｃｏｎｔ２をローレベル、第３制御信号Ｃｏｎｔ３をローレベルに設定する。これにより、スイッチＳＷ１〜ＳＷ３がオンするとともに、スイッチＳＷ４、ＳＷ５がオフする。このようなオンオフ制御により、第１高周波ＬＮＡ２から出力された第１高周波出力信号Ｓｏｕｔ１は、スプリッタ３を経由する図１の信号経路ｃ、Ｐ１、Ｐ２を通って第１出力端子ＲＦｏｕｔ１および第２出力端子ＲＦｏｕｔ２から出力される。すなわち、スプリッタ３で二分配された第１高周波出力信号Ｓｏｕｔ１のうち、第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１は、第１信号経路Ｐ１を通って第１出力端子ＲＦｏｕｔ１から出力される。また、第１高周波第２分岐信号Ｓｏｕｔ１＿ｄ２は、第２信号経路Ｐ２を通って第２出力端子ＲＦｏｕｔ２から出力される。第１出力端子ＲＦｏｕｔ１から出力された第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１は、不図示の第１の復調器で復調され、第２出力端子ＲＦｏｕｔ２から出力された第１高周波第２分岐信号Ｓｏｕｔ１＿ｄ２は、不図示の第２の復調器で復調される。
第１の実施形態によれば、第１出力端子ＲＦｏｕｔ１から出力された第１高周波出力信号Ｓｏｕｔ１に対して、単出力モードとスプリットモードとの２種類の動作モードを実現できるので、第１高周波ＬＮＡ２を用いて高度な通信を実現することができる。
（第２の実施形態）
次に、２つの高周波低雑音増幅器を用いる第２の実施形態について説明する。図４は、第２の実施形態による高周波半導体装置１を示す回路図である。
図４に示すように、第２の実施形態の高周波半導体装置１は、第１実施形態において説明した第１高周波ＬＮＡ２および第１〜第５スイッチＳＷ１〜ＳＷ５に加えて、更に、第２増幅器の一例である第２高周波ＬＮＡ４と、第６〜第１０スイッチＳＷ６〜ＳＷ１０とを有する。
第２高周波ＬＮＡ４は、第２入力信号の一例である第２高周波入力信号Ｓｉｎ２を増幅し、第２増幅器の出力信号の一例である第２高周波出力信号Ｓｏｕｔ２を出力する。
図４に示すように、第２高周波ＬＮＡ４は、ＳＯＩ基板上に配置され、一端が第２入力端子ＲＦｉｎ２に接続され、他端がスプリッタ３の入力ノードＮｉｎに接続されている。第２高周波ＬＮＡ４の基本的な回路構成は、第１高周波ＬＮＡ２と同様である。第２高周波ＬＮＡ４は、第２入力端子ＲＦｉｎ２から入力された第２高周波入力信号Ｓｉｎ２を増幅させた第２高周波出力信号Ｓｏｕｔ２を出力する。
第１〜第１０スイッチＳＷ１〜ＳＷ１０は、その切替制御により、第１高周波出力信号Ｓｏｕｔ１を第１出力端子ＲＦｏｕｔ１から出力するか、第２出力端子ＲＦｏｕｔ２から出力するか、またはスプリッタ３で分岐して第１および第２出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２の双方から出力するかの切り替えを行う。また、第１〜第１０スイッチＳＷ１〜ＳＷ１０は、その切替制御により、第２高周波出力信号Ｓｏｕｔ２を第１出力端子ＲＦｏｕｔ１から出力するか、第２出力端子ＲＦｏｕｔ２から出力するか、またはスプリッタ３で分岐して第１および第２出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２の双方から出力するかの切り替えを行う。
第１〜第５スイッチＳＷ１〜ＳＷ５は、第１の実施形態と同様であるので詳細な説明は省略する。
第９スイッチＳＷ９は、ｎＭＯＳＦＥＴＭ９と、抵抗ｒ９とを有する。ｎＭＯＳＦＥＴＭ９は、第１高周波ＬＮＡ２と、第１高周波ＬＮＡ２の出力ノードＮａとの間に接続されている。抵抗ｒ９は、１００ｋΩ等の高い抵抗値を有し、ｎＭＯＳＦＥＴＭ９のゲートに接続されている。第９スイッチＳＷ９は、抵抗ｒ９を介してｎＭＯＳＦＥＴＭ９のゲートに入力される制御信号によってオンオフ制御される。
第１０スイッチＳＷ１０は、ｎＭＯＳＦＥＴＭ１０と、抵抗１０とを有する。ｎＭＯＳＦＥＴＭ１０は、第２高周波ＬＮＡ４と、第２高周波ＬＮＡ４の出力ノードＮｅとの間に接続されている。抵抗ｒ１０は、１００ｋΩ等の高い抵抗値を有し、ｎＭＯＳＦＥＴＭ１０のゲートに接続されている。第１０スイッチＳＷ１０は、抵抗ｒ１０を介してｎＭＯＳＦＥＴＭ１０のゲートに入力される制御信号によってオンオフ制御される。
第６スイッチＳＷ６は、ｎＭＯＳＦＥＴＭ６と、抵抗ｒ６とを有する。ｎＭＯＳＦＥＴＭ６は、第２高周波ＬＮＡ４の出力ノードＮｅとスプリッタ３の入力ノードＮｉｎとの間に接続されている。抵抗ｒ６は、１００ｋΩ等の高い抵抗値を有し、ｎＭＯＳＦＥＴＭ６のゲートに接続されている。第６スイッチＳＷ６は、抵抗ｒ６を介してｎＭＯＳＦＥＴＭ６のゲートに入力される制御信号によってオンオフ制御される。
第７スイッチＳＷ７は、ｎＭＯＳＦＥＴＭ７と、抵抗ｒ７とを有する。ｎＭＯＳＦＥＴＭ７は、第２高周波ＬＮＡ４の出力ノードＮｅと第１出力端子ＲＦｏｕｔ１との間に接続されている。より具体的には、ｎＭＯＳＦＥＴＭ７は、出力ノードＮｅとノードＮｂとの間に接続されている。抵抗ｒ７は、１００ｋΩ等の高い抵抗値を有し、ｎＭＯＳＦＥＴＭ７のゲートに接続されている。第７スイッチＳＷ７は、抵抗ｒ７を介してｎＭＯＳＦＥＴＭ７のゲートに入力される制御信号によってオンオフ制御される。
第８スイッチＳＷ８は、ｎＭＯＳＦＥＴＭ８と、抵抗ｒ８とを有する。ｎＭＯＳＦＥＴＭ８は、第２高周波ＬＮＡ４の出力ノードＮｅと、第２出力端子ＲＦｏｕｔ２との間に接続されている。より具体的には、ｎＭＯＳＦＥＴＭ８は、出力ノードＮｅとｎＭＯＳトランジスタＭ７との間のノードＮｆと、ノードＮｃとの間に接続されている。抵抗ｒ８は、１００ｋΩ等の高い抵抗値を有し、ｎＭＯＳＦＥＴＭ８のゲートに接続されている。第８スイッチＳＷ８は、抵抗ｒ８を介してｎＭＯＳＦＥＴＭ８のゲートに入力される制御信号によってオンオフ制御される。
上記の構成を有する第１〜第１０スイッチＳＷ１〜ＳＷ１０において、スイッチＳＷ１〜ＳＷ３、ＳＷ９は、スイッチＳＷＳＷ４〜ＳＷ８、ＳＷ１０がオフしたときにオンすることで、第１高周波出力信号Ｓｏｕｔ１を、スプリッタ３で分岐させて第１および第２出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２から出力させる。スイッチＳＷ４、ＳＷ９は、少なくともスイッチＳＷ１〜ＳＷ３、ＳＷ５〜ＳＷ７がオフしたときにオンすることで、第１高周波出力信号Ｓｏｕｔ１を第１出力端子ＲＦｏｕｔ１から出力させる。スイッチＳＷ５、ＳＷ９は、少なくともスイッチＳＷ１〜ＳＷ４、ＳＷ６、ＳＷ８がオフしたときにオンすることで、第１高周波出力信号Ｓｏｕｔ１を第２出力端子ＲＦｏｕｔ２から出力させる。
また、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ１０は、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７〜ＳＷ９がオフしたときにオンすることで、第２高周波出力信号Ｓｏｕｔ２を、スプリッタ３で分岐させて第１および第２出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２から出力させる。スイッチＳＷ７、ＳＷ１０は、少なくともスイッチＳＷ１〜ＳＷ４、ＳＷ６、ＳＷ８がオフしたときにオンすることで、第２高周波出力信号Ｓｏｕｔ２を第１出力端子ＲＦｏｕｔ１から出力させる。スイッチＳＷ８、ＳＷ１０は、少なくともスイッチＳＷ１〜ＳＷ３、ＳＷ５〜ＳＷ７がオフしたときにオンすることで、第２高周波出力信号Ｓｏｕｔ２を第２出力端子ＲＦｏｕｔ２から出力させる。
（動作モード）
図５は、第２の実施形態による高周波半導体装置１の真理値表を示す図である。上記の構成を有する第２の実施形態の高周波半導体装置１は、図５の真理値表に示すように、単出力モードと、スプリットモードと、ＬＮＡ１、２同時動作モードとの３つの動作モードで動作できる。
第２の実施形態における単出力モードは、第１高周波ＬＮＡ２および第２高周波ＬＮＡ４の一方から出力された高周波出力信号Ｓｏｕｔ１、Ｓｏｕｔ２を、第１出力端子ＲＦｏｕｔ１または第２出力端子ＲＦｏｕｔ２から出力する動作モードである。
単出力モードにおいて、第１入力端子ＲＦｉｎ１および第１出力端子ＲＦｏｕｔ１をアクティブにする場合、ｎＭＯＳＦＥＴＭ９、Ｍ４のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ３、Ｍ５〜Ｍ８、Ｍ１０のゲートにローレベルの制御信号を印加する。これにより、図５に示すように、スイッチＳＷ１〜ＳＷ３、ＳＷ５〜ＳＷ８、ＳＷ１０がオフするとともにスイッチＳＷ９、ＳＷ４がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、スイッチＳＷ９、ＳＷ４を経由する図４の信号経路ａを通って第１出力端子ＲＦｏｕｔ１から出力される。
単出力モードにおいて、第１入力端子ＲＦｉｎ１および第２出力端子ＲＦｏｕｔ２をアクティブにする場合、ｎＭＯＳＦＥＴＭ９、Ｍ５のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ４、Ｍ６〜Ｍ８、Ｍ１０のゲートにローレベルの制御信号を印加する。これにより、図５に示すように、スイッチＳＷ１〜ＳＷ４、ＳＷ６〜ＳＷ８、ＳＷ１０がオフするとともにスイッチＳＷ９、ＳＷ５がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、スイッチＳＷ９、ＳＷ５を経由する図４の信号経路ｂを通って第２出力端子ＲＦｏｕｔ２から出力される。
単出力モードにおいて、第２入力端子ＲＦｉｎ２および第１出力端子ＲＦｏｕｔ１をアクティブにする場合、ｎＭＯＳＦＥＴＭ１０、Ｍ７のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ６、Ｍ８、Ｍ９のゲートにローレベルの制御信号を印加する。これにより、図５に示すように、スイッチＳＷ１〜ＳＷ６、ＳＷ８、ＳＷ９がオフするとともにスイッチＳＷ１０、ＳＷ７がオンする。このようなオンオフ制御により、第２高周波出力信号Ｓｏｕｔ２は、スイッチＳＷ１０、ＳＷ７を経由する図４の信号経路ｃを通って第１出力端子ＲＦｏｕｔ１から出力される。
単出力モードにおいて、第２入力端子ＲＦｉｎ２および第２出力端子ＲＦｏｕｔ２をアクティブにする場合、ｎＭＯＳＦＥＴＭ１０、Ｍ８のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ７、Ｍ９のゲートにローレベルの制御信号を印加する。これにより、図５に示すように、スイッチＳＷ１〜ＳＷ７、ＳＷ９がオフするとともにスイッチＳＷ１０、ＳＷ８がオンする。このようなオンオフ制御により、第２高周波出力信号Ｓｏｕｔ２は、スイッチＳＷ１０、ＳＷ８を経由する図４の信号経路ｄを通って第２出力端子ＲＦｏｕｔ２から出力される。
第２の実施形態におけるスプリットモードは、第１高周波ＬＮＡ２および第２高周波ＬＮＡ４のいずれか一方から出力された高周波出力信号Ｓｏｕｔ１、Ｓｏｕｔ２を、スプリッタ３で分岐させて第１出力端子ＲＦｏｕｔ１および第２出力端子ＲＦｏｕｔ２から出力させる動作モードである。
スプリットモードにおいて、第１入力端子ＲＦｉｎ１をアクティブにする場合、ｎＭＯＳＦＥＴＭ９、Ｍ１〜Ｍ３のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ４〜Ｍ８、Ｍ１０のゲートにローレベルの制御信号を印加する。これにより、図５に示すように、スイッチＳＷ４〜ＳＷ８、ＳＷ１０がオフするとともに、スイッチＳＷ９、ＳＷ１〜ＳＷ３がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、スプリッタ３を経由する図４の信号経路ｅを通って第１出力端子ＲＦｏｕｔ１および第２出力端子ＲＦｏｕｔ２から出力される。すなわち、第１高周波出力信号Ｓｏｕｔ１は、スプリッタ３において、第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１と第１高周波第２分岐信号Ｓｏｕｔ１＿ｄ２とに二分配される。そして、第１高周波第１分岐信号Ｓｏｕｔ１＿ｄ１は、第１出力端子ＲＦｏｕｔ１から出力され、第１高周波第２分岐信号Ｓｏｕｔ１＿ｄ２は、第２出力端子ＲＦｏｕｔ２から出力される。
スプリットモードにおいて、第２入力端子ＲＦｉｎ２をアクティブにする場合、ｎＭＯＳＦＥＴＭ１０、Ｍ２、Ｍ３、Ｍ６のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１、Ｍ４、Ｍ５、Ｍ７、Ｍ８、Ｍ９のゲートにローレベルの制御信号を印加する。これにより、図５に示すように、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７、ＳＷ８、ＳＷ９がオフするとともに、スイッチＳＷ１０、ＳＷ２、ＳＷ３、ＳＷ６がオンする。このようなオンオフ制御により、第２高周波出力信号Ｓｏｕｔ２は、スプリッタ３を経由する図４の信号経路ｆを通って第１出力端子ＲＦｏｕｔ１および第２出力端子ＲＦｏｕｔ２から出力される。すなわち、第２高周波出力信号Ｓｏｕｔ２は、スプリッタ３において、第２高周波出力信号Ｓｏｕｔ２を第１信号経路Ｐ１に分岐した第２高周波第１分岐信号Ｓｏｕｔ２＿ｄ１と、第２高周波出力信号Ｓｏｕｔ２を第２信号経路Ｐ２に分岐した第２高周波第２分岐信号Ｓｏｕｔ２＿ｄ２とに二分配される。そして、第２高周波第１分岐信号Ｓｏｕｔ２＿ｄ１は、第１出力端子ＲＦｏｕｔ１から出力され、第２高周波第２分岐信号Ｓｏｕｔ２＿ｄ２は、第２出力端子ＲＦｏｕｔ２から出力される。
ＬＮＡ１、２同時動作モードは、第１高周波ＬＮＡ２と第２高周波ＬＮＡ４との双方が同時に動作する動作モードである。ＬＮＡ１、２同時動作モードにおいては、例えば、第１入力端子ＲＦｉｎ１と第２入力端子ＲＦｉｎ２の双方に、互いに異なる周波数帯に属する高周波信号Ｓｉｎ１、Ｓｉｎ２を入力する。例えば、第１入力端子ＲＦｉｎ１には、１．８〜２．０ＧＨｚに属する第１高周波信号Ｓｉｎ１を入力し、第２入力端子ＲＦｉｎ２には、２．０〜２．２ＧＨｚに属する第２高周波信号Ｓｉｎ２を入力してもよい。
ＬＮＡ１、２同時動作モードにおいて、第１入力端子ＲＦｉｎ１と第１出力端子ＲＦｏｕｔ１とを対応させ、第２入力端子ＲＦｉｎ２と第２出力端子ＲＦｏｕｔ２とを対応させる場合、ｎＭＯＳＦＥＴＭ９、Ｍ１０、Ｍ４、Ｍ８のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ３、Ｍ５〜Ｍ７のゲートにローレベルの制御信号を印加する。これにより、図５に示すように、スイッチＳＷ１〜ＳＷ３、ＳＷ５〜ＳＷ７がオフするとともに、スイッチＳＷ９、ＳＷ１０、ＳＷ４、ＳＷ８がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、図４の信号経路ａを通って第１出力端子ＲＦｏｕｔ１から出力され、第２高周波出力信号Ｓｏｕｔ２は、図４の信号経路ｄを通って第２出力端子ＲＦｏｕｔ２から出力される。すなわち、第１入力端子ＲＦｉｎ１と第１出力端子ＲＦｏｕｔ１とをアクティブにする単出力モードと、第２入力端子ＲＦｉｎ２と第２出力端子ＲＦｏｕｔ２とをアクティブにする単出力モードとが同時に実行される。
ＬＮＡ１、２同時動作モードにおいて、第１入力端子ＲＦｉｎ１と第２出力端子ＲＦｏｕｔ２とを対応させ、第２入力端子ＲＦｉｎ２と第１出力端子ＲＦｏｕｔ１とを対応させる場合、ｎＭＯＳＦＥＴＭ９、Ｍ１０、Ｍ５、Ｍ７のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ４、Ｍ６、Ｍ８のゲートにローレベルの制御信号を印加する。これにより、図５に示すように、スイッチＳＷ１〜ＳＷ４、ＳＷ６、ＳＷ８がオフするとともに、スイッチＳＷ９、ＳＷ１０、ＳＷ５、ＳＷ７がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、図４の信号経路ｂを通って第２出力端子ＲＦｏｕｔ２から出力され、第２高周波出力信号Ｓｏｕｔ２は、図４の信号経路ｃを通って第１出力端子ＲＦｏｕｔ１から出力される。すなわち、第１入力端子ＲＦｉｎ１と第２出力端子ＲＦｏｕｔ２とをアクティブにする単出力モードと、第２入力端子ＲＦｉｎ２と第１出力端子ＲＦｏｕｔ１とをアクティブにする単出力モードとが同時に実行される。
第２の実施形態によれば、２つの高周波ＬＮＡ２、４の間で１つのスプリッタ３を共用できるので、第１の実施形態よりも多くの動作モードをコンパクトな構成で実現することができる。
（第３の実施形態）
次に、３つの高周波低雑音増幅器を用いる第３の実施形態について説明する。図６は、第３の実施形態による高周波半導体装置１を示す回路図である。図６に示すように、第３の実施形態の高周波半導体装置１は、第２実施形態において説明した第１高周波ＬＮＡ２、第２高周波ＬＮＡ４および第１〜第１０スイッチＳＷ１〜ＳＷ１０に加えて、更に、第３増幅器の一例である第３高周波ＬＮＡ５と、第１１スイッチＳＷ１１と、第１２スイッチＳＷ１２とを有する。
第３高周波ＬＮＡ５は、第３入力信号の一例である第３高周波入力信号Ｓｉｎ３を増幅し、第３増幅器の出力信号の一例である第３高周波出力信号Ｓｏｕｔ３を出力する。
図６に示すように、第３高周波ＬＮＡ５は、ＳＯＩ基板上に配置され、一端が第３入力端子ＲＦｉｎ３に接続され、他端の出力ノードＮｇが第１出力端子ＲＦｏｕｔ１および第２出力端子ＲＦｏｕｔ２に接続されている。第３高周波ＬＮＡ５の基本的な回路構成は、第１高周波ＬＮＡ２と同様である。第３高周波ＬＮＡ５は、第３入力端子ＲＦｉｎ３から入力された第３高周波入力信号Ｓｉｎ３を増幅させた第３高周波出力信号Ｓｏｕｔ３を出力する。
第１〜第１２スイッチＳＷ１〜ＳＷ１２は、その切替制御により、第１高周波出力信号Ｓｏｕｔ１を第１出力端子ＲＦｏｕｔ１から出力するか、第２出力端子ＲＦｏｕｔ２から出力するか、またはスプリッタ３で分岐して第１および第２出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２の双方から出力するかの切り替えを行う。また、第１〜第１２スイッチＳＷ１〜ＳＷ１２は、その切替制御により、第２高周波出力信号Ｓｏｕｔ２を第１出力端子ＲＦｏｕｔ１から出力するか、第２出力端子ＲＦｏｕｔ２から出力するか、またはスプリッタ３で分岐して第１および第２出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２の双方から出力するかの切り替えを行う。また、第１〜第１２スイッチＳＷ１〜ＳＷ１２は、その切替制御により、第３高周波出力信号Ｓｏｕｔ２を第１出力端子ＲＦｏｕｔ１から出力するか、または第２出力端子ＲＦｏｕｔ２から出力するかの切り替えを行う。
第１１スイッチＳＷ１１は、ｎＭＯＳＦＥＴＭ１１と、抵抗ｒ１１とを有する。ｎＭＯＳＦＥＴＭ１１は、第３高周波ＬＮＡ５の出力ノードＮｇと第１出力端子ＲＦｏｕｔ１との間に接続されている。より具体的には、ｎＭＯＳＦＥＴＭ１１は、出力ノードＮｇとノードＮｂとの間に接続されている。抵抗ｒ１１は、抵抗ｒ１１は、１００ｋΩ等の高い抵抗値を有し、ｎＭＯＳＦＥＴＭ１１のゲートに接続されている。第１１スイッチＳＷ１１は、抵抗ｒ１１を介してｎＭＯＳＦＥＴＭ１１のゲートに入力される制御信号によってオンオフ制御される。
第１２スイッチＳＷ１２は、ｎＭＯＳＦＥＴＭ１２と、抵抗ｒ１２とを有する。ｎＭＯＳＦＥＴＭ１２は、第３高周波ＬＮＡ５の出力ノードＮｇと第２出力端子ＲＦｏｕｔ２との間に接続されている。より具体的には、ｎＭＯＳＦＥＴＭ１２は、出力ノードＮｇとノードＮｃとの間に接続されている。抵抗ｒ１２は、１００ｋΩ等の高い抵抗値を有し、ｎＭＯＳＦＥＴＭ１２のゲートに接続されている。ｎＭＯＳＦＥＴＭ１２は、抵抗ｒ１２を介してｎＭＯＳＦＥＴＭ１２のゲートに入力される制御信号によってオンオフ制御される。
上記の構成を有する第１１および第１２スイッチＳＷ１１、ＳＷ１２において、第１１スイッチＳＷ１１は、少なくともスイッチＳＷ１〜ＳＷ４、ＳＷ６、ＳＷ７、ＳＷ１２がオフしたときにオンすることで、第３高周波出力信号Ｓｏｕｔ３を第１出力端子ＲＦｏｕｔ１から出力させる。第１２スイッチＳＷ１２は、少なくともスイッチＳＷ１〜ＳＷ３、ＳＷ５、ＳＷ６、ＳＷ８、ＳＷ１１がオフしたときにオンすることで、第３高周波出力信号Ｓｏｕｔ３を第２出力端子ＲＦｏｕｔ２から出力させる。
（動作モード）
図７は、第３の実施形態による高周波半導体装置１の真理値表を示す図である。上記の構成を有する第３の実施形態の高周波半導体装置１は、図７の真理値表に示すように、単出力モードと、スプリットモードと、ＬＮＡ１、２同時動作モードと、ＬＮＡ１、３同時動作モードと、ＬＮＡ２、３同時動作モードとの５つの動作モードで動作できる。
第３の実施形態における単出力モードは、第１高周波ＬＮＡ２、第２高周波ＬＮＡ４および第３高周波ＬＮＡ５のいずれか１つから出力された高周波信号Ｓｏｕｔ１、Ｓｏｕｔ２、Ｓｏｕｔ３を、第１出力端子ＲＦｏｕｔ１または第２出力端子ＲＦｏｕｔ２から出力させる動作モードである。
単出力モードにおいて、第１入力端子ＲＦｉｎ１および第１出力端子ＲＦｏｕｔ１をアクティブにする場合、ｎＭＯＳＦＥＴＭ９、Ｍ４のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ３、Ｍ５〜Ｍ８、Ｍ１０〜Ｍ１２のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、ＳＷ１〜ＳＷ３、ＳＷ５〜ＳＷ８、ＳＷ１０〜ＳＷ１２がオフするとともにｎＭＯＳＦＥＴＭ９、Ｍ４がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、スイッチＳＷ９、ＳＷ４を経由する図６の信号経路ａを通って第１出力端子ＲＦｏｕｔ１から出力される。
単出力モードにおいて、第１入力端子ＲＦｉｎ１および第２出力端子ＲＦｏｕｔ２をアクティブにする場合、ｎＭＯＳＦＥＴＭ９、Ｍ５のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ４、Ｍ６〜Ｍ８、Ｍ１０〜Ｍ１２のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷ１〜ＳＷ４、ＳＷ６〜ＳＷ８、ＳＷ１０〜ＳＷ１２がオフするとともにスイッチＳＷ９、ＳＷ５がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、スイッチＳＷ９、ＳＷ５を経由する図６の信号経路ｂを通って第２出力端子ＲＦｏｕｔ２から出力される。
単出力モードにおいて、第２入力端子ＲＦｉｎ２および第１出力端子ＲＦｏｕｔ１をアクティブにする場合、ｎＭＯＳＦＥＴＭ１０、Ｍ７のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ６、Ｍ８、Ｍ９、Ｍ１１、Ｍ１２のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷ１〜ＳＷ６、ＳＷ８、ＳＷ９、ＳＷ１１、ＳＷ１２がオフするとともにスイッチＳＷ１０、ＳＷ７がオンする。このようなオンオフ制御により、第２高周波出力信号Ｓｏｕｔ２は、スイッチＳＷ１０、ＳＷ７を経由する図６の信号経路ｃを通って第１出力端子ＲＦｏｕｔ１から出力される。
単出力モードにおいて、第２入力端子ＲＦｉｎ２および第２出力端子ＲＦｏｕｔ２をアクティブにする場合、ｎＭＯＳＦＥＴＭ１０、Ｍ８のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ７、Ｍ９、Ｍ１１、Ｍ１２のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷ１〜ＳＷ７、ＳＷ９、ＳＷ１１、ＳＷ１２がオフするとともにスイッチＳＷ１０、ＳＷ８がオンする。このようなオンオフ制御により、第２高周波出力信号Ｓｏｕｔ２は、スイッチＳＷ１０、ＳＷ８を経由する図６信号経路ｄを通って第２出力端子ＲＦｏｕｔ２から出力される。
単出力モードにおいて、第３入力端子ＲＦｉｎ３および第１出力端子ＲＦｏｕｔ１をアクティブにする場合、ｎＭＯＳＦＥＴＭ１１のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ１０、Ｍ１２のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷ１〜ＳＷ１０、ＳＷ１２がオフするとともにスイッチＳＷ１１がオンする。このようなオンオフ制御により、第３高周波出力信号Ｓｏｕｔ３は、スイッチＳＷ１１を経由する図６の信号経路ｇを通って第１出力端子ＲＦｏｕｔ１から出力される。
単出力モードにおいて、第３入力端子ＲＦｉｎ３および第２出力端子ＲＦｏｕｔ２をアクティブにする場合、ｎＭＯＳＦＥＴＭ１２のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ１１のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷＳＷ１〜ＳＷ１１がオフするとともにスイッチＳＷ１２がオンする。このようなオンオフ制御により、第３高周波出力信号Ｓｏｕｔ３は、スイッチＳＷ１２を経由する図６の信号経路ｈを通って第２出力端子ＲＦｏｕｔ２から出力される。
第３の実施形態におけるスプリットモードは、第２の実施形態と同様に、第１高周波ＬＮＡ２および第２高周波ＬＮＡ４のいずれか一方から出力された高周波出力信号Ｓｏｕｔ１、Ｓｏｕｔ２を、スプリッタ３で分岐させて第１出力端子ＲＦｏｕｔ１および第２出力端子ＲＦｏｕｔ２から出力させる動作モードである。
スプリットモードにおいて、第１入力端子ＲＦｉｎ１をアクティブにする場合、ｎＭＯＳＦＥＴＭ９、Ｍ１〜Ｍ３のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ４〜Ｍ８、Ｍ１０〜Ｍ１２のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷ４〜ＳＷ８、ＳＷ１０〜ＳＷ１２がオフするとともに、スイッチＳＷ９、ＳＷ１〜ＳＷ３がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、スプリッタ３を経由する図６の信号経路ｅを通って第１出力端子ＲＦｏｕｔ１および第２出力端子ＲＦｏｕｔ２から出力される。
スプリットモードにおいて第２入力端子ＲＦｉｎ２をアクティブな入力とする場合、ｎＭＯＳＦＥＴＭ１０、Ｍ２、Ｍ３、Ｍ６のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１、Ｍ４、Ｍ５、Ｍ７〜Ｍ９、Ｍ１１、Ｍ１２のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、ｎＭＯＳＦＥＴＭ１、Ｍ４、Ｍ５、Ｍ７〜Ｍ９、Ｍ１１、Ｍ１２がオフするとともに、ｎＭＯＳＦＥＴＭ１０、Ｍ２、Ｍ３、Ｍ６がオンする。このようなオンオフ制御により、第２高周波出力信号Ｓｏｕｔ２は、スプリッタ３を経由する図６の信号経路ｆを通って第１出力端子ＲＦｏｕｔ１および第２出力端子ＲＦｏｕｔ２から出力される。
ＬＮＡ１、２同時動作モードにおいて、第１入力端子ＲＦｉｎ１と第１出力端子ＲＦｏｕｔ１とを対応させ、第２入力端子ＲＦｉｎ２と第２出力端子ＲＦｏｕｔ２とを対応させる場合、ｎＭＯＳＦＥＴＭ９、Ｍ１０、Ｍ４、Ｍ８のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ３、Ｍ５〜Ｍ７、Ｍ１１、Ｍ１２のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷ１〜ＳＷ３、ＳＷ５〜ＳＷ７、ＳＷ１１、ＳＷ１２がオフするとともに、スイッチＳＷ９、ＳＷ１０、ＳＷ４、ＳＷ８がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、図６の信号経路ａを通って第１出力端子ＲＦｏｕｔ１から出力され、第２高周波出力信号Ｓｏｕｔ２は、図６の信号経路ｄを通って第２出力端子ＲＦｏｕｔ２から出力される。
ＬＮＡ１、２同時動作モードにおいて、第１入力端子ＲＦｉｎ１と第２出力端子ＲＦｏｕｔ２とを対応させ、第２入力端子ＲＦｉｎ２と第１出力端子ＲＦｏｕｔ１とを対応させる場合、ｎＭＯＳＦＥＴＭ９、Ｍ１０、Ｍ５、Ｍ７のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ４、Ｍ６、Ｍ８、Ｍ１１、Ｍ１２のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷ１〜ＳＷ４、ＳＷ６、ＳＷ８、ＳＷ１１、ＳＷ１２がオフするとともに、スイッチＳＷ９、ＳＷ１０、ＳＷ５、ＳＷ７がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、図６の信号経路ｂを通って第２出力端子ＲＦｏｕｔ２から出力され、第２高周波出力信号Ｓｏｕｔ２は、図６の信号経路ｃを通って第１出力端子ＲＦｏｕｔ１から出力される。
ＬＮＡ１、３同時動作モードは、第１高周波ＬＮＡ２と第３高周波ＬＮＡ５との双方が同時に動作する動作モードである。ＬＮＡ１、２同時動作モードの場合と同様に、ＬＮＡ１、３同時動作モードにおいては、第１入力端子ＲＦｉｎ１と第３入力端子ＲＦｉｎ３の双方に、互いに異なる周波数帯に属する高周波信号Ｓｉｎ１、Ｓｉｎ３を入力してもよい。
ＬＮＡ１、３同時動作モードにおいて、第１入力端子ＲＦｉｎ１と第１出力端子ＲＦｏｕｔ１とを対応させ、第３入力端子ＲＦｉｎ３と第２出力端子ＲＦｏｕｔ２とを対応させる場合、ｎＭＯＳＦＥＴＭ９、Ｍ４、Ｍ１２のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ３、Ｍ５〜Ｍ８、Ｍ１０、Ｍ１１のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷ１〜ＳＷ３、ＳＷ５〜ＳＷ８、ＳＷ１０、ＳＷ１１がオフするとともに、ｎＭＯＳＦＥＴＳＷ９、ＳＷ４、ＳＷ１２がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、図６の信号経路ａを通って第１出力端子ＲＦｏｕｔ１から出力され、第３高周波出力信号Ｓｏｕｔ３は、図６の信号経路ｈを通って第２出力端子ＲＦｏｕｔ２から出力される。
ＬＮＡ１、３同時動作モードにおいて、第１入力端子ＲＦｉｎ１と第２出力端子ＲＦｏｕｔ２とを対応させ、第３入力端子ＲＦｉｎ３と第１出力端子ＲＦｏｕｔ１とを対応させる場合、ｎＭＯＳＦＥＴＭ９、Ｍ５、Ｍ１１のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ４、Ｍ６〜Ｍ８、Ｍ１０、Ｍ１２のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷ１〜ＳＷ４、ＳＷ６〜ＳＷ８、ＳＷ１０、ＳＷ１２がオフするとともに、スイッチＳＷ９、ＳＷ５、ＳＷ１１がオンする。このようなオンオフ制御により、第１高周波出力信号Ｓｏｕｔ１は、図６の信号経路ｂを通って第２出力端子ＲＦｏｕｔ２から出力され、第３高周波出力信号Ｓｏｕｔ３は、図６の信号経路ｇを通って第１出力端子ＲＦｏｕｔ１から出力される。
ＬＮＡ２、３同時動作モードは、第２高周波ＬＮＡ４と第３高周波ＬＮＡ５との双方が同時に動作する動作モードである。ＬＮＡ１、２同時動作モードの場合と同様に、ＬＮＡ２、３同時動作モードにおいては、第２入力端子ＲＦｉｎ２と第３入力端子ＲＦｉｎ３の双方に、互いに異なる周波数帯に属する高周波信号Ｓｉｎ２、Ｓｉｎ３を入力してもよい。
ＬＮＡ２、３同時動作モードにおいて、第２入力端子ＲＦｉｎ２と第１出力端子ＲＦｏｕｔ１とを対応させ、第３入力端子ＲＦｉｎ３と第２出力端子ＲＦｏｕｔ２とを対応させる場合、ｎＭＯＳＦＥＴＭ１０、Ｍ７、Ｍ１２のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ６、Ｍ８、Ｍ９、Ｍ１１のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷ１〜ＳＷ６、ＳＷ８、ＳＷ９、ＳＷ１１がオフするとともに、スイッチＳＷ１０、ＳＷ７、ＳＷ１２がオンする。このようなオンオフ制御により、第２高周波出力信号Ｓｏｕｔ２は、スイッチＳＷ１０、ＳＷ７を経由する図６の信号経路ｃを通って第１出力端子ＲＦｏｕｔ１から出力され、第３高周波出力信号Ｓｏｕｔ３は、スイッチＳＷ１２を経由する図６の信号経路ｈを通って第２出力端子ＲＦｏｕｔ２から出力される。
ＬＮＡ２、３同時動作モードにおいて、第２入力端子ＲＦｉｎ２と第２出力端子ＲＦｏｕｔ２とを対応させ、第３入力端子ＲＦｉｎ３と第１出力端子ＲＦｏｕｔ１とを対応させる場合、ｎＭＯＳＦＥＴＭ１０、Ｍ８、Ｍ１１のゲートにハイレベルの制御信号を印加し、ｎＭＯＳＦＥＴＭ１〜Ｍ７、Ｍ９、Ｍ１２のゲートにローレベルの制御信号を印加する。これにより、図７に示すように、スイッチＳＷＳＷ１〜ＳＷ７、ＳＷ９、ＳＷ１２がオフするとともに、スイッチＳＷ１０、ＳＷ８、ＳＷ１１がオンする。このようなオンオフ制御により、第２高周波出力信号Ｓｏｕｔ２は、図６の信号経路ｄを通って第２出力端子ＲＦｏｕｔ２から出力され、第３高周波出力信号Ｓｏｕｔ３は、図６の信号経路ｇを通って第１出力端子ＲＦｏｕｔ１から出力される。
第３の実施形態によれば、２つの高周波ＬＮＡ２、４の間で１つのスプリッタ３を共用でき、さらに、ＬＮＡ５により第３高周波信号を増幅し第１あるいは第２の出力端子から出力させることができるので、第２の実施形態よりも多くの動作モードをコンパクトな構成で実現することができる。
（第４の実施形態）
次に、第１乃至第３の実施形態におけるスプリッタ３の具体例を示す第４の実施形態について説明する。図８は、第１乃至第３の実施形態による高周波半導体装置１におけるスプリッタ３のレイアウト図である。
図８に示すように、第４の実施形態のスプリッタ３では、入力ノードＮｉｎを中心として図８のＸ方向に対称形状を有するように、第１スパイラルインダクタＬ１ａと第２スパイラルインダクタＬ２ａとの組と、第３スパイラルインダクタＬ１ｂと第４スパイラルインダクタＬ２ｂとの組が設けられている。第１〜第４スパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂは、Ｘ方向に沿って直線状に配置されている。
第１スパイラルインダクタＬ１ａは、平面視した場合にＸ方向に平行な辺とＹ方向に平行な辺とを有する略正方形状の外形を有し、内周側から外周側に向かって図８の時計回りに巻かれている。第１スパイラルインダクタＬ１ａは、入力ノードＮｉｎから流入した高周波ＬＮＡの高周波出力信号（すなわち電流）を時計回りに流す。
第２スパイラルインダクタＬ２ａは、平面視した場合にＸ方向に平行な辺とＹ方向に平行な辺とを有する略正方形状の外形を有し、外周側から内周側に向かって図８の反時計回りに巻かれている。第２スパイラルインダクタＬ２ａは、第１スパイラルインダクタＬ１ａから流入した高周波出力信号を反時計回りに流す。
このように、第１スパイラルインダクタＬ１ａと第２スパイラルインダクタＬ２ａとの巻方向が互いに逆方向であることで、第１スパイラルインダクタＬ１ａと第２スパイラルインダクタＬ２ａとの結合係数は正となっている。
第３スパイラルインダクタＬ１ｂは、入力ノードＮｉｎに対して第１スパイラルインダクタＬ１ａと反対側の位置に配置されている。第３スパイラルインダクタＬ１ｂは、平面視した場合にＸ方向に平行な辺とＹ方向に平行な辺とを有する略正方形状の外形を有し、内周側から外周側に向かって図８の反時計回りに巻かれている。第３スパイラルインダクタＬ１ｂは、入力ノードＮｉｎから流入した高周波ＬＮＡの高周波出力信号を反時計回りに流す。
第４スパイラルインダクタＬ２ｂは、平面視した場合にＸ方向に平行な辺とＹ方向に平行な辺とを有する略正方形状の外形を有し、外周側から内周側に向かって図８の時計回りに巻かれている。第４スパイラルインダクタＬ２ｂは、第３スパイラルインダクタＬ１ｂから流入した高周波出力信号を時計回りに流す。
このように、第３スパイラルインダクタＬ１ｂと第４スパイラルインダクタＬ２ｂとの巻方向が互いに逆方向であることで、第３スパイラルインダクタＬ１ｂと第４スパイラルインダクタＬ２ｂとの結合係数は正となっている。
また、第１および第２スパイラルインダクタＬ１ａ、Ｌ２ａと第３および第４スパイラルインダクタＬ１ｂ、Ｌ２ｂとは、入力ノードＮｉｎを中心としてＸ方向において対称形状であるため、第１および第２スパイラルインダクタＬ１ａ、Ｌ２ａの結合係数は、第３および第４スパイラルインダクタＬ１ｂ、Ｌ２ｂの結合係数と同一である。なお、第１スパイラルインダクタＬ１ａと第３スパイラルインダクタＬ１ｂとの距離は十分大きいため、第１スパイラルインダクタＬ１ａと第３スパイラルインダクタＬ１ｂとの結合係数は無視できるほど小さい。
また、第４の実施形態のスプリッタ３において、第１キャパシタＣ１、第２キャパシタＣ２ａおよび第３キャパシタＣ２ｂは、ＭＩＭ(Metal-Insulator-Metal)容量やＭＯＭ(Metal-Oxide-Metal)容量で形成することができる。
次に、上記の構成を有する第４の実施形態のスプリッタ３のＳパラメータ特性について説明する。図９（ａ）は、第４の実施形態による高周波半導体装置１において、入力ノードＮｉｎをポート１、第１出力ノードＮｏｕｔ１をポート２、第２出力ノードＮｏｕｔ２をポート３とした場合のスプリッタ３のＳパラメータＳ２１を示すグラフである。図９（ｂ）は、第４の実施形態による高周波半導体装置１において、スプリッタ３のＳパラメータＳ１１を示すグラフである。図９（ｃ）は、第４の実施形態による高周波半導体装置１において、スプリッタ３のＳパラメータＳ２２を示すグラフである。図９（ｄ）は、第４の実施形態による高周波半導体装置１において、スプリッタ３のＳパラメータＳ２３を示すグラフである。
ただし、図９（ａ）〜図９（ｄ）のＳパラメータに対応するスプリッタ３において、第１スパイラルインダクタＬ１ａと第３スパイラルインダクタＬ１ｂとは、以下に示すパラメータを有する。
巻き数Ｎ：５．２５
外形の一辺の長さＤ：１９０μｍ
配線幅Ｗ：６μｍ
配線間隔Ｓ：４μｍ
また、図９（ａ）〜図９（ｄ）のＳパラメータに対応するスプリッタ３において、第２スパイラルインダクタＬ２ａと第４スパイラルインダクタＬ２ｂとは、以下に示すパラメータを有する。
巻き数Ｎ：５．２５
外形の一辺の長さＤ：１７５μｍ
配線幅Ｗ：６μｍ
配線間隔Ｓ：４μｍ
また、図９（ａ）〜図９（ｄ）のＳパラメータに対応するスプリッタ３において、第１キャパシタＣ１の容量は０．２５４ｐＦであり、第２キャパシタＣ２ａおよび第３キャパシタＣ２ｂの容量は１．１３１ｐＦである。また、抵抗Ｒの抵抗値は１００Ωである。
図９（ａ）〜図９（ｄ）において、横軸は周波数（ＧＨｚ）であり、縦軸はＳパラメータの大きさ（ｄＢ）である。高周波半導体装置１では、１．８ＧＨｚ〜２．２ＧＨｚを使用帯域としている。
Ｓ２１は、入力ノードＮｉｎから第１出力ノードＮｏｕｔ１に向かう信号の伝送特性に関するＳパラメータであり、Ｓ２１が大きいほど、入力ノードＮｉｎから第１出力ノードＮｏｕｔ１に向かう信号の損失が少ないことを意味する。図９（ａ）に示すように、使用帯域（１．８〜２．２ＧＨｚ）内におけるＳ２１の最悪値は、−３．７ｄＢである。スプリッタ３は、入力ノードＮｉｎからの高周波出力信号を二分配すなわち等分配する構成であるため、原理的に少なくとも３ｄＢの減衰量を有する。Ｓ２１が−３．７ｄＢということは、寄生抵抗による実質的な損失は０．７ｄＢである。一般に、損失が１ｄＢ以下であれば良好な特性と言えるので、図９（ａ）のＳ２１は、入力ノードＮｉｎから第１出力ノードＮｏｕｔ１に向かう信号の損失が十分に抑制された良好な特性を示している。
Ｓ１１は、入力ノードＮｉｎにおける信号の反射特性に関するＳパラメータであり、Ｓ１１が小さいほど、入力ノードＮｉｎでの反射による損失が少ないことを意味する。図９（ｂ）に示すように、使用帯域（１．８〜２．２ＧＨｚ）内におけるＳ１１の値は−２０ｄＢ以下であるので、図９（ｂ）のＳ１１は、入力ノードＮｉｎでの反射による損失が十分に抑制された良好な特性を示している。
Ｓ２２は、第１出力ノードＮｏｕｔ１における信号の反射特性に関するＳパラメータであり、Ｓ２２が小さいほど、第１出力ノードＮｏｕｔ１での反射による損失が少ないことを意味する。図９（ｃ）に示すように、使用帯域（１．８〜２．２ＧＨｚ）内におけるＳ２２の値は−２０ｄＢ以下であるので、図９（ｃ）のＳ２２は、第１出力ノードＮｏｕｔ１での反射による損失が十分に抑制された良好な特性を示している。
Ｓ２３は、第２出力ノードＮｏｕｔ２から第１出力ノードＮｏｕｔ１に向かう信号の伝送特性に関するＳパラメータであり、Ｓ２３が大きいほど、第２出力ノードＮｏｕｔ２から第１出力ノードＮｏｕｔ１に向かう信号の損失が少ないことを意味する。言い換えれば、Ｓ２３が大きいほど、第１出力ノードＮｏｕｔ１と第２出力ノードＮｏｕｔ２とのアイソレーションが悪いことを意味する。図９（ｄ）に示すように、使用帯域（１．８〜２．２ＧＨｚ）内におけるＳ２３の値は−２０ｄＢ以下であるので、図９（ｄ）のＳ２３は、第１出力ノードＮｏｕｔ１と第２出力ノードＮｏｕｔ２とのアイソレーションが十分に確保された良好な特性を示している。
また、第４の実施形態のスプリッタ３は、第１および第２スパイラルインダクタＬ１ａ、Ｌ２ａが単独で存在する場合のインダクタンスの総和が１０．６３８ｎＨであるのに対して、図８のようにレイアウトされることで、入力ノードＮｉｎから第１出力ノードＮｏｕｔ１までのインダクタンスが１２．１２４ｎＨすなわち１４％増となった。これは、第１スパイラルインダクタＬ１ａと第２スパイラルインダクタＬ２ａとの結合係数が正であることで、両者の相互インダクタンスが自己インダクタンスの和に加算されたことによるものである。したがって、スプリッタ３を構成するのに必要なインダクタンスを小さいレイアウト面積で実現できる。このことは、第３スパイラルインダクタＬ１ｂおよび第４スパイラルインダクタＬ２ｂにおいても同様である。
次に、スパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂの好ましい線幅Ｗの例について説明する。図１０は、第４の実施形態による高周波半導体装置１において、スプリッタ３の通過損失およびスプリッタ３の長さについてのスパイラルインダクタの線幅に対する依存性を示すグラフである。より具体的には、図１０における実線のグラフが、通過損失についての依存性を示すグラフであり、図１０における破線のグラフが、スプリッタ３の長さについての依存性を示すグラフである。図１０の横軸は、スパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂの線幅である。図１０の縦軸は、スプリッタ３の通過損失およびスプリッタ３のＸ方向の長さである。
図１０に示すように、スパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂの線幅Ｗを小さくすると、スプリッタ３の長さは小さくなるが、通過損失は増大する。図１０に示すように、線幅Ｗが６μｍよりも小さくなると、通過損失の傾きが大きくなり、通過損失が急激に増大することが分かる。
このような特性に鑑み、スパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂの線幅Ｗは、ほぼ６μｍにすることが好ましい。線幅Ｗを６μｍにすることで、レイアウト面積の抑制と通過損失の抑制とを両立することができる。
第４の実施形態によれば、結合係数が正となるようにスパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂをレイアウトしたことで、サイズを抑えながらスプリッタ３に必要なインダクタンスを確保することができる。
（第５の実施形態）
次に、第５の実施形態として、第１乃至第３の実施形態における第１高周波ＬＮＡ２のスパイラルインダクタＬｓおよびインダクタＬｄの好ましい線幅の例について説明する。
スパイラルインダクタＬｓの線幅は、例えば、１６μｍなどの大きい値にすることが望ましい。なぜならば、僅か０．数ΩのスパイラルインダクタＬｓの寄生抵抗がノイズ指数ＮＦの有意な劣化をもたらすためである。なお、スパイラルインダクタＬｓの値は、２ＧＨｚ帯用のＬＮＡであれば１ｎＨ程度であるため、スパイラルインダクタＬｓの巻き数は比較的少ない。このため、線幅が１６μｍと大きくなっても外形サイズを１５０μｍ程度と比較的小さく抑えることができる。
一方、インダクタＬｄの線幅は、例えば、４μｍなどの小さい値にすることが望ましい。インダクタＬｄの値は、２ＧＨｚ帯用のＬＮＡであれば１０ｎＨ程度であるため、線幅を小さくしなければ外形サイズが大きくなるためである。線幅を小さくすることでインダクタＬｄの寄生抵抗が大きくなりＱ値が低下するが、線幅が４μｍ程度であれば、Ｑ値の低下は問題とならない。なぜならば、図２に示すように、インダクタＬｄには、安定化のために抵抗Ｒｄが並列接続されているからである。具体的には、インダクタＬｄにおけるＱ値の低下を見込んで抵抗Ｒｄを大きくすれば、抵抗ＲｄとインダクタＬｄの寄生抵抗との合成抵抗を小さくすることができるので、インダクタＬｄと抵抗Ｒｄとの並列回路として十分に大きいＱ値を確保できる。
以上の観点から、スパイラルインダクタＬｓの配線幅とインダクタＬｄの配線幅は、次式を満足することが望ましい。
ＷＬｄ＜Ｗ１＜ＷＬｓ （１）
但し、数式（１）において、ＷＬｄは、インダクタＬｄの配線幅である。Ｗ１は、スプリッタ３の全てのスパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂのそれぞれの配線幅である。ＷＬｓは、スパイラルインダクタＬｓの配線幅である。
第５の実施形態によれば、スパイラルインダクタＬｓの配線幅をスパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂの配線幅より大きくし、インダクタＬｄの配線幅をスパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂの配線幅より小さくすることで、サイズとノイズと損失とをバランス良く抑制することができる。
（変形例）
次に、第１乃至第３の実施形態におけるスイッチの変形例について説明する。図１１（ａ）は、スイッチの第１の変形例を示す図である。図１１（ｂ）は、スイッチの第２の変形例を示す図である。
上述の各実施形態において、スイッチＳＷは、ｎＭＯＳＦＥＴで構成されていた。しかし、スイッチＳＷは、このような構成に限定されない。
例えば、図１１（ａ）に示すように、スイッチＳＷは、ｎＭＯＳＦＥＴＭのボディにアノードが接続され、ｎＭＯＳＦＥＴＭのゲートにカソードが接続されたダイオードＤを有する構成であってもよい。図１１（ａ）のスイッチＳＷは、ゲートに、ｎＭＯＳＦＥＴＭをオフ状態にするローレベルの制御信号Ｃｏｎｔとして負電位を印加する場合に有効な構成である。
なお、ｎＭＯＳＦＥＴＭをオフするために負電位の制御信号Ｃｏｎｔを印加するメリットは、ｎＭＯＳＦＥＴＭをオンするためのＶｔｈを０Ｖ近傍に設定できることで、オン状態のときのＶｇｓ−Ｖｔｈが大きくなってオン抵抗が低減することである。
図１１（ａ）のスイッチＳＷによれば、ボディ・ゲート間にボディ側がアノードなる向きでダイオードＤが接続されていることで、負電位の制御信号Ｃｏｎｔの印加時にボディのホールがダイオードＤを通してゲートに抜けるため、ドレイン・ソース間耐圧を向上することができる。これにより、ＬＮＡの出力振幅が大きいときでもオフ状態を維持することができる。
また、図１１（ｂ）に示すように、スイッチＳＷは、図１１（ａ）のスイッチＳＷを基本構成としたＴ型スイッチであってもよい。図１１（ｂ）のスイッチＳＷは、高周波信号の経路を構成するカスコード接続されたｎＭＯＳＦＥＴＭ１とｎＭＯＳＦＥＴＭ２との間に、ソース接地されたｎＭＯＳＦＥＴＭ３のドレインが接続されている。各ｎＭＯＳＦＥＴＭ１〜Ｍ３には、図１１（ａ）と同様に、ボディ・ゲート間にボディ側がアノードなる向きでダイオードＤが接続されている。ｎＭＯＳＦＥＴＭ３のゲートには、ｎＭＯＳＦＥＴＭ１、Ｍ２のゲートに印加される制御信号Ｃｏｎｔを論理反転した制御信号Ｃｏｎｔ／が印加される。
図１１（ｂ）のＴ型スイッチによれば、ｎＭＯＳＦＥＴＭ１およびｎＭＯＳＦＥＴＭ２のオフ状態においてｎＭＯＳＦＥＴＭ０３をオンすることで、ｎＭＯＳＦＥＴＭ０１のソースとｎＭＯＳＦＥＴＭ０２のドレインを接地することができる。これにより、図１１（ａ）のスイッチＳＷと比較してオフ状態を更に有効に維持することができる。
（第６の実施形態）
次に、第１高周波ＬＮＡ２および第２高周波ＬＮＡ４を備えた高周波半導体装置１において、第２キャパシタＣ２ａおよび第３キャパシタＣ２ｂが可変キャパシタである第６の実施形態について説明する。図１２は、第５の実施形態による高周波半導体装置１を示す回路図である。
図４および図５に示した第２の実施形態では、第１高周波ＬＮＡ２および第２高周波ＬＮＡ４を備えた高周波半導体装置１において、第２キャパシタＣ２ａおよび第３キャパシタＣ２ｂが一定のキャパシタンスを有する固定キャパシタである例について説明した。
これに対して、第６の実施形態における第２キャパシタＣ２ａは、キャパシタンスを変更可能な第１可変キャパシタの一例である。具体的には、第２キャパシタＣ２ａは、一端が第１スパイラルインダクタＬ１ａと第２スパイラルインダクタＬ２ａとの間に接続され、他端が第３基準電位の一例である接地電位に接続され、可変キャパシタンスを有する。また、第３キャパシタＣ２ｂは、キャパシタンスを変更可能な第２可変キャパシタの一例である。具体的には、第３キャパシタＣ２ｂは、一端が第３スパイラルインダクタＬ１ｂと第４スパイラルインダクタＬ２ｂとの間に接続され、他端が第４基準電位の一例である接地電位に接続され、可変キャパシタンスを有する。
図１３は、第６の実施形態による高周波半導体装置１において、可変キャパシタＣ２ａ、Ｃ２ｂを示す回路図である。より具体的には、図１３に示すように、第２キャパシタＣ２ａは、第１信号経路Ｐ１と接地電位（第３の基準電位）との間において並列接続される２つのキャパシタＣ２ａ＿１、Ｃ２ａ＿２と、２つのキャパシタＣ２ａ＿１、Ｃ２ａ＿２のうち第２スパイラルインダクタＬ２ａ側に位置するキャパシタＣ２ａ＿２に直列接続されたスイッチＳＷ１３とを有する。第１スパイラルインダクタＬ１ａ側に位置するキャパシタＣ２ａ＿１は、スイッチＳＷ１３が接続された第２スパイラルインダクタＬ２ａ側に位置するキャパシタＣ２ａ＿２よりキャパシタンスが大きい。
スイッチＳＷ１３は、ｎＭＯＳＦＥＴＭ１３と、ｎＭＯＳＦＥＴＭ１３のゲートに接続された抵抗ｒ１３とを有する。スイッチＳＷ１３は、抵抗ｒ１３を介してｎＭＯＳＦＥＴＭ１３のゲートに入力される第４制御信号Ｃｏｎｔ４によってオンオフ制御される。スイッチＳＷ１３がオンすることで、第２キャパシタＣ２ａは、２つのキャパシタＣ２ａ＿１、Ｃ２ａ＿２による並列の合成キャパシタンスを有する。一方、スイッチＳＷ１３がオフすることで、第２キャパシタＣ２ａは、１つのキャパシタＣ２ａ＿１によるキャパシタンスを有する。したがって、スイッチＳＷ１３のオンオフ制御に応じて第２キャパシタＣ２ａのキャパシタンスを切り替えることができる。なお、第２キャパシタＣ２ａを構成するキャパシタは、２つに限定されず、３つ以上であってもよい。
また、図１３に示すように、第３キャパシタＣ２ｂは、第２信号経路Ｐ２と接地電位（第４の基準電位）との間において並列接続される２つのキャパシタＣ２ｂ＿１、Ｃ２ｂ＿２と、２つのキャパシタＣ２ｂ＿１、Ｃ２ｂ＿２のうち第４スパイラルインダクタＬ２ｂ側に位置するキャパシタＣ２ｂ＿２に直列接続されたスイッチＳＷ１４とを有する。第３スパイラルインダクタＬ１ｂ側に位置するキャパシタＣ２ｂ＿１は、スイッチＳＷ１４が接続された第４スパイラルインダクタＬ２ｂ側に位置するキャパシタＣ２ｂ＿２よりキャパシタンスが大きい。
キャパシタＣ２ｂ＿１は、第２キャパシタＣ２ａのキャパシタＣ２ａ＿１と同一のキャパシタンスを有する。キャパシタＣ２ｂ＿２は、第２キャパシタＣ２ａのキャパシタＣ２ａ＿２と同一のキャパシタンスを有する。
スイッチＳＷ１４は、ｎＭＯＳＦＥＴＭ１４と、ｎＭＯＳＦＥＴＭ１４のゲートに接続された抵抗ｒ１４とを有する。スイッチＳＷ１４は、抵抗ｒ１４を介してｎＭＯＳＦＥＴＭ１４のゲートに入力される第５制御信号Ｃｏｎｔ５によってオンオフ制御される。スイッチＳＷ１４がオンすることで、第３キャパシタＣ２ｂは、２つのキャパシタＣ２ｂ＿１、Ｃ２ｂ＿２による並列の合成キャパシタンスを有する。一方、スイッチＳＷ１４がオフすることで、第３キャパシタＣ２ｂは、１つのキャパシタＣ２ｂ＿１によるキャパシタンスを有する。したがって、スイッチＳＷ１４のオンオフ制御に応じて第３キャパシタＣ２ｂのキャパシタンスを切り替えることができる。なお、第３キャパシタＣ２ｂを構成するキャパシタは、２つに限定されず、３つ以上であってもよい。
第２の実施形態と同様に、第１〜第１０スイッチＳＷ１〜ＳＷ１０（出力制御部）は、その切替制御により、第１高周波出力信号Ｓｏｕｔ１を第１出力端子ＲＦｏｕｔ１から出力するか、第２出力端子ＲＦｏｕｔ２から出力するか、またはスプリッタ３で分岐して第１および第２出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２の双方から出力するかの切り替えを行う。また、第１〜第１０スイッチＳＷ１〜ＳＷ１０は、その切替制御により、第２高周波出力信号Ｓｏｕｔ２を第１出力端子ＲＦｏｕｔ１から出力するか、第２出力端子ＲＦｏｕｔ２から出力するか、またはスプリッタ３で分岐して第１および第２出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２の双方から出力するかの切り替えを行う。
また、図１２に示すように、第６の実施形態において、第１高周波ＬＮＡ２に入力される第１高周波入力信号Ｓｉｎ１は、低周波数帯Ｂａｎｄ‐Ｌの信号であり、第２高周波ＬＮＡ４に入力される第２高周波入力信号Ｓｉｎ２は、高周波数帯Ｂａｎｄ‐Ｈの信号である。これにともない、第１高周波ＬＮＡ２から出力される第１高周波出力信号Ｓｏｕｔ１は、低周波数帯Ｂａｎｄ‐Ｌの信号であり、第２高周波ＬＮＡ４から出力される第２高周波出力信号Ｓｏｕｔ２は、高周波数帯Ｂａｎｄ‐Ｈの信号である。
低周波数帯Ｂａｎｄ‐Ｌは、例えば、１８０５ＭＨｚ〜２０２５ＭＨｚである。高周波数帯Ｂａｎｄ‐Ｈは、例えば、２１１０ＭＨｚ〜２２００ＭＨｚである。
一定の帯域幅をもった異なる周波数帯Ｂａｎｄ‐Ｌ、Ｂａｎｄ‐Ｈのそれぞれに対するスプリッタ３の信号特性を向上させるため、スイッチＳＷ１３、ＳＷ１４（出力制御部）は、低周波数帯Ｂａｎｄ‐Ｌの第１高周波出力信号Ｓｏｕｔ１をスプリッタ３で分岐して出力するときと、高周波数帯Ｂａｎｄ‐Ｈの第２高周波出力信号Ｓｏｕｔ２をスプリッタ３で分岐して出力するときとで、可変キャパシタＣ２ａ、Ｃ２ｂのキャパシタンスを異なる値に切り替える。以下、可変キャパシタＣ２ａ、Ｃ２ｂによるキャパシタンスの切り替えについて、図１４を用いて具体的に説明する。
図１４は、第６の実施形態による高周波半導体装置１において、入力信号と可変キャパシタの制御信号との対応関係を示す図である。図１４に示すように、低周波数帯Ｂａｎｄ‐Ｌの第１高周波出力信号Ｓｏｕｔ１をスプリッタ３で分岐して出力するとき、図示しない制御信号の生成回路は、スイッチＳＷ１３にハイレベルの第４制御信号Ｃｏｎｔ４：Ｈｉｇｈを入力し、スイッチＳＷ１４にハイレベルの第５制御信号Ｃｏｎｔ５：Ｈｉｇｈを入力する。すなわち、低周波数帯Ｂａｎｄ‐Ｌでのスプリットモードのとき、スイッチＳＷ１３、ＳＷ１４がオンすることで第２キャパシタＣ２ａおよび第３キャパシタＣ２ｂのキャパシタンスは増加する。
一方、図１４に示すように、高周波数帯Ｂａｎｄ‐Ｈの第２高周波出力信号Ｓｏｕｔ２をスプリッタ３で分岐して出力するとき、制御信号の生成回路は、スイッチＳＷ１３にローレベルの第４制御信号Ｃｏｎｔ４：Ｌｏｗを入力し、スイッチＳＷ１４にローレベルの第５制御信号Ｃｏｎｔ５：Ｌｏｗを入力する。すなわち、高周波数帯Ｂａｎｄ‐Ｈによるスプリットモードのとき、スイッチＳＷ１３、ＳＷ１４がオフすることで第２キャパシタＣ２ａおよび第３キャパシタＣ２ｂのキャパシタンスは減少する。
このように、第６の実施形態においては、低周波数帯Ｂａｎｄ‐Ｌを用いるときは第２キャパシタＣ２ａおよび第３キャパシタＣ２ｂのキャパシタンスを増加させ、高周波数帯Ｂａｎｄ‐Ｈを用いるときは第２キャパシタＣ２ａおよび第３キャパシタＣ２ｂのキャパシタンスを減少させる。このように第２キャパシタＣ２ａおよび第３キャパシタＣ２ｂのキャパシタンスを変化させることで、後述するシミュレーション結果に示すように、異なる周波数帯Ｂａｎｄ‐Ｌ、Ｂａｎｄ‐Ｈのそれぞれに対するスプリッタ３の信号特性を向上させることができる。具体的には、低周波数帯Ｂａｎｄ‐Ｌおよび高周波数帯Ｂａｎｄ‐Ｈのそれぞれの全域にわたってＳパラメータＳ２１、Ｓ２２、Ｓ２３を向上させることができる。
上記構成に加えて、更に、第６の実施形態における高周波ＬＮＡ２、４は、スプリットモード時の出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅（すなわち、パワー）と、ノンスプリットモード時（単出力モード時およびＬＮＡ１、２同時動作モード時）の出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅との差を抑制するため、第２の実施形態とは異なる構成を有する。以下、第２の実施形態と異なる高周波ＬＮＡ２、４の構成について、図１５および図１６を用いて具体的に説明する。
図１５は、第６の実施形態による高周波半導体装置１において、第１高周波ＬＮＡ２を示す回路図である。図１６は、第６の実施形態による高周波半導体装置１において、動作モードと、第１高周波ＬＮＡ２のバイアス電圧ＶＢ１、ＶＢ２と、後述する利得調整回路６の制御信号との対応関係を示す図である。なお、第２高周波ＬＮＡ４は、高周波数帯Ｂａｎｄ‐Ｈを扱うため第１高周波ＬＮＡ２と異なる好適な回路定数を有するが、その基本構成は第１高周波ＬＮＡ２と同様である。したがって、以下の説明では、第２高周波ＬＮＡ４の詳細な説明を割愛する場合や、第１高周波ＬＮＡ２の構成をもって第２高周波ＬＮＡ４の構成を説明する場合がある。
図１５に示すバイアス電圧生成回路５は、図１６に示すように、単出力モードのときにｎＭＯＳＦＥＴ１のゲートに入力するバイアス電圧ＶＢ１の値ＶＢ１＿ｓｉｎｇｌｅよりも、スプリットモードのときにｎＭＯＳＦＥＴ１のゲートに入力するバイアス電圧ＶＢ１の値ＶＢ１＿ｓｐｌｉｔを大きくする。また、図示はしないが、バイアス電圧生成回路５は、ＬＮＡ１、２同時動作モードのときにｎＭＯＳＦＥＴ１のゲートに入力するバイアス電圧ＶＢ１の値よりも、スプリットモードのときにｎＭＯＳＦＥＴ１のゲートに入力するバイアス電圧ＶＢ１の値ＶＢ１＿ｓｐｌｉｔを大きくしてもよい。
ここで、スプリッタ３を経由しない単出力モードのときは、高周波ＬＮＡ２、４の出力端ＬＮＡｏｕｔから出力端子ＲＦｏｕｔ１、ＲＦｏｕｔ２に至るまで出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅が維持されるのに対して、スプリットモードのときは、スプリッタ３で出力信号Ｓｏｕｔ１、Ｓｏｕｔ２が分割されて振幅が減少（例えば、半減）する。
もし、スプリットモードのときに高周波ＬＮＡ２、４から出力される出力信号Ｓｏｕｔ１、Ｓｏｕｔ２を単出力モードのときと同じにした場合、スプリッタ３を経た後の出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅が、単出力モードのときよりも大きく減少することになる。振幅が大きく減少することで、スプリットモード（すなわち、キャリア・アグリゲーション）のときに、基地局から遠い場所での受信感度が悪くなる虞がある。
これに対して、第６の実施形態によれば、単出力モードのときのバイアス電圧ＶＢ１の値ＶＢ１＿ｓｉｎｇｌｅよりもスプリットモードのときのバイアス電圧ＶＢ１の値ＶＢ１＿ｓｐｌｉｔを大きくする。バイアス電圧ＶＢ１が入力されるｎＭＯＳＦＥＴ１は、バイアス電圧ＶＢ１が大きくなるほどトランスコンダクタンスｇｍが大きくなってバイアス電流Ｉｄｄが大きくなる動作領域で動作する。このため、バイアス電圧ＶＢ１が小さい単出力モードのときのバイアス電流Ｉｄｄよりも、バイアス電圧ＶＢ１が大きいスプリットモードのときのバイアス電流Ｉｄｄは大きくなる。スプリットモードのときのバイアス電流Ｉｄｄが大きくなることで、単出力モードのときの出力信号Ｓｏｕｔ１、Ｓｏｕｔ２よりもスプリットモードのときの出力信号Ｓｏｕｔ１、Ｓｏｕｔ２を大きくすることができる。すなわち、単出力モードのときよりもスプリットモードのときの高周波ＬＮＡ２、４の駆動能力を上げることができる。これにより、スプリットモードのときのスプリッタ３を経た後の出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅と、単出力モードのときの出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅との差を抑制することができるので、スプリットモードのときの受信感度の悪化を抑制できる。
上記構成に加えて、更に、第６の実施形態において、バイアス電圧生成回路５は、図１６に示すように、単出力モードのときにｎＭＯＳＦＥＴ２のゲートに入力するバイアス電圧ＶＢ２の値ＶＢ２＿ｓｉｎｇｌｅよりも、スプリットモードのときにｎＭＯＳＦＥＴ２のゲートに入力するバイアス電圧ＶＢ２の値ＶＢ２＿ｓｐｌｉｔを大きくする。
ＶＢ２＿ｓｉｎｇｌｅよりもＶＢ２＿ｓｐｌｉｔを大きくすることで、単出力モードのときとスプリットモードのときとで、ｎＭＯＳＦＥＴ１のドレイン・ソース間電圧を一定にすることができる。これにより、バイアス点が理想の状態からずれるのを抑制することができ、所望の振幅の出力信号Ｓｏｕｔ１、Ｓｏｕｔ２を得ることができる。
上記構成に加えて、更に、第６の実施形態において、高周波ＬＮＡ２、４は、図１５に示される利得調整回路６を備える。利得調整回路６は、ノンスプリットモードのときの高周波ＬＮＡ２、４の利得を、スプリットモードのときの高周波ＬＮＡ２、４の利得よりも小さい値に調整する。
図１５の例において、利得調整回路６は、ｎＭＯＳＦＥＴ２のドレインと出力端子ＬＮＡｏｕｔとの間のノードＮＬＮＡと接地電位との間において直列接続されたキャパシタＣａ１、抵抗Ｒ１およびスイッチＳＷ１５を有する。スイッチＳＷ１５は、ｎＭＯＳＦＥＴ３と、ｎＭＯＳＦＥＴ３のゲートに接続された抵抗ｒ１５とを有する。スイッチＳＷ１５は、抵抗ｒ１５を介してｎＭＯＳＦＥＴ３のゲートに入力される第６制御信号Ｃｏｎｔ６によってオンオフ制御される。スイッチＳＷ１５がオンすることで、利得調整回路６がノードＮＬＮＡに接続されて、高周波ＬＮＡ２、４の利得が減少する。一方、スイッチＳＷ１５がオフすることで、利得調整回路６がノードＮＬＮＡから切断されて、高周波ＬＮＡ２、４の利得が増加する。
図１６に示すように、制御信号の生成回路は、単出力モードのときに、ｎＭＯＳＦＥＴ３のゲートにハイレベルの第６制御信号Ｃｏｎｔ６を入力してスイッチＳＷ１５をオンすることで、高周波ＬＮＡ２、４の利得を減少させる。一方、制御信号の生成回路は、スプリットモードのときに、ｎＭＯＳＦＥＴ３のゲートにローレベルの第６制御信号Ｃｏｎｔ６を入力してスイッチＳＷ１５をオフすることで、高周波ＬＮＡ２、４の利得を増加させる。
ここで、既述したように、スプリットモードのときは、バイアス電圧ＶＢ１の値を大きくして高周波ＬＮＡ２、４の駆動能力を増加させることで、単出力モードのときよりも出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅を大きくする。
しかるに、スプリットモードのとき、必ずしも理想的な高周波ＬＮＡ２、４の駆動能力が見込めるとは限らず、理想的な駆動能力より低い駆動能力となることがある。
利得調整回路６によれば、スプリットモードのときに理想的な駆動能力が得られないことがあることを見越して、単出力モードのときに利得を下げることで、単出力モードのときの出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅を減少させることができる。これにより、スプリットモードのときの出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅と、単出力モードのときの出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅との差をより確実に抑制することができる。
なお、利得調整回路６は、出力端子ＬＮＡｏｕｔをポート２としたときの高周波ＬＮＡ２、４の出力反射損（Ｓ２２）を改善するために用いられてもよい。
次に、以上の構成を有する第６の実施形態の高周波半導体装置１のシミュレーション例について説明する。
シミュレーションにおいては、第１高周波ＬＮＡ２からの低周波数帯Ｂａｎｄ‐Ｌの第１高周波出力信号Ｓｏｕｔ１と、第２高周波ＬＮＡ４からの高周波数帯Ｂａｎｄ‐Ｈの第２高周波出力信号Ｓｏｕｔ２とのそれぞれについて、単出力モードおよびスプリットモードの２種類のモードで信号特性を測定した。
具体的には、単出力モードでは、第１入力端子ＲＦｉｎ１をポート１、第１出力端子ＲＦｏｕｔ１をポート２として、Ｓ２１、Ｓ１１およびＳ２２を測定した。スプリットモードでは、Ｓ２１、Ｓ１１およびＳ２２に加え、更に、第２出力端子ＲＦｏｕｔ２をポート３としてＳ２３も測定した。
また、シミュレーションにおいて、高周波ＬＮＡ２、４の電源電位ＶＤＤ＿ＬＮＡは１．８Ｖとした。
また、低周波数帯Ｂａｎｄ‐Ｌの第１高周波出力信号Ｓｏｕｔ１を用いたスプリットモードでのシミュレーションにおいては、スイッチＳＷ１３、ＳＷ１４をオンすることで第２キャパシタＣ２ａおよび第３キャパシタＣ２ｂのキャパシタンスを大きい値に設定した。一方、高周波数帯Ｂａｎｄ‐Ｈの第２高周波出力信号Ｓｏｕｔ２を用いたスプリットモードでのシミュレーションにおいては、スイッチＳＷ１３、ＳＷ１４をオフすることで第２キャパシタＣ２ａおよび第３キャパシタＣ２ｂのキャパシタンスを小さい値に設定した。
また、単出力モードでのシミュレーションにおいてｎＭＯＳＦＥＴ１のゲートに入力するバイアス電圧ＶＢ１の値ＶＢ１＿ｓｉｎｇｌｅよりも、スプリットモードのシミュレーションにおいてｎＭＯＳＦＥＴ１のゲートに入力するバイアス電圧ＶＢ１の値ＶＢ１＿ｓｐｌｉｔを大きくした。また、単出力モードのシミュレーションにおいてｎＭＯＳＦＥＴ２のゲートに入力するバイアス電圧ＶＢ２１の値ＶＢ２＿ｓｉｎｇｌｅよりも、スプリットモードのシミュレーションにおいてｎＭＯＳＦＥＴ２のゲートに入力するバイアス電圧ＶＢ２の値ＶＢ２＿ｓｐｌｉｔを大きくした。
また、単出力モードのシミュレーションにおいては、利得調整回路６のスイッチＳＷ１５をオンすることで、高周波ＬＮＡ２、４の利得を小さい値に設定した。一方、スプリットモードのシミュレーションにおいては、スイッチＳＷ１５をオフすることで、高周波ＬＮＡ２、４の利得を大きい値に設定した。
その他のシミュレーションの条件は、図９（ａ）〜図９（ｄ）と同様である。シミュレーションの結果を図１７〜図２１に示す。
図１７は、第６の実施形態による高周波半導体装置１のシミュレーション例において、低周波数帯Ｂａｎｄ‐Ｌによる単出力モードでの小信号特性を示すグラフである。図１８は、第６の実施形態による高周波半導体装置１のシミュレーション例において、低周波数帯Ｂａｎｄ‐Ｌによるスプリットモードでの小信号特性を示すグラフである。図１９は、第６の実施形態による高周波半導体装置１のシミュレーション例において、高周波数帯Ｂａｎｄ‐Ｈによる単出力モードでの小信号特性を示すグラフである。図２０は、第６の実施形態による高周波半導体装置１のシミュレーション例において、高周波数帯Ｂａｎｄ‐Ｈによるスプリットモードでの小信号特性を示すグラフである。図２１は、第６の実施形態による高周波半導体装置１のシミュレーション例において、図１７〜図２０のグラフ中の代表的な数値の一覧表を示す図である。
図１７および図２１に示すように、低周波数帯Ｂａｎｄ‐Ｌによる単出力モードでの小信号特性は、低周波数帯Ｂａｎｄ‐Ｌの中心周波数である１９１５ＭＨｚ付近において、Ｓ２２およびＳ１１が−１１ｄＢより小さい最小値となり、Ｓ２１が１８ｄＢより大きい最大値となった。また、低周波数帯Ｂａｎｄ‐Ｌの最小周波数１８０５ＭＨｚおよび最大周波数２０２５ＭＨｚにおいても、Ｓ２２が−１０ｄＢより小さくなり、Ｓ１１が−８ｄＢより小さくなり、Ｓ２１が１７ｄＢより大きくなった。このような図１７および図２１のシミュレーション結果は、低周波数帯Ｂａｎｄ‐Ｌの全域において、利得（Ｓ２１）が大きく、かつ、入力反射損（Ｓ１１）および出力反射損（Ｓ２２）が十分に抑制された良好な結果であるといえる。また、図２１に示すように、ＩＰ１ｄＢ（１ｄＢ圧縮ポイント）は−１６．０ｄＢとなり、大信号特性についても良好な結果が得られた。
図１８および図２１に示すように、低周波数帯Ｂａｎｄ‐Ｌによるスプリットモードでの小信号特性は、低周波数帯Ｂａｎｄ‐Ｌの中心周波数である１９１５ＭＨｚ付近において、Ｓ２３が−２９ｄＢより小さい最小値となり、Ｓ１１が−１８ｄＢより小さい最小値となり、Ｓ２２が−１５ｄＢより小さくなり、Ｓ２１が１７ｄＢより大きくなった。また、低周波数帯Ｂａｎｄ‐Ｌの最小周波数１８０５ＭＨｚおよび最大周波数２０２５ＭＨｚにおいても、Ｓ２３が−２０ｄＢより小さくなり、Ｓ１１が−１３ｄＢ以下となり、Ｓ２２が−１４ｄＢより小さくなり、Ｓ２１が１６ｄＢより大きくなった。このような図１８および図２１のシミュレーション結果は、低周波数帯Ｂａｎｄ‐Ｌの全域において、利得（Ｓ２１）が大きく、かつ、入力反射損（Ｓ１１）および出力反射損（Ｓ２２）が十分に抑制され、かつ、アイソレーション（Ｓ２３）が十分に確保された良好な結果であるといえる。また、図２１に示すように、ＩＰ１ｄＢは−１５．５ｄＢとなり、大信号特性についても良好な結果が得られた。
図１９および図２１に示すように、高周波数帯Ｂａｎｄ‐Ｈによる単出力モードでの小信号特性は、高周波数帯Ｂａｎｄ‐Ｈの中心周波数である２１５５ＭＨｚ付近において、Ｓ２２が−１５ｄＢより小さい最小値となり、Ｓ１１が−８ｄＢより小さい最小値となり、Ｓ２１が１８ｄＢより大きい最大値となった。また、高周波数帯Ｂａｎｄ‐Ｈの最小周波数２１１０ＭＨｚおよび最大周波数２２００ＭＨｚにおいても、Ｓ２２が−１３ｄＢより小さくなり、Ｓ１１が−８ｄＢより小さくなり、Ｓ２１が１８ｄＢより大きくなった。このような図１９および図２１のシミュレーション結果は、高周波数帯Ｂａｎｄ‐Ｈの全域において、利得（Ｓ２１）が大きく、かつ、入力反射損（Ｓ１１）および出力反射損（Ｓ２２）が十分に抑制された良好な結果であるといえる。また、図２１に示すように、ＩＰ１ｄＢは−１５．４ｄＢとなり、大信号特性についても良好な結果が得られた。
図２０および図２１に示すように、高周波数帯Ｂａｎｄ‐Ｈによるスプリットモードでの小信号特性は、高周波数帯Ｂａｎｄ‐Ｈの中心周波数である２１５５ＭＨｚ付近において、Ｓ２３が−３０ｄＢより小さい最小値となり、Ｓ１１が−１４ｄＢより小さい最小値となり、Ｓ２２が−１３ｄＢより小さくなり、Ｓ２１が１７ｄＢより大きくなった。また、高周波数帯Ｂａｎｄ‐Ｈの最小周波数２１１０ＭＨｚおよび最大周波数２２００ＭＨｚにおいても、Ｓ２３が−２５ｄＢより小さくなり、Ｓ１１が−１３ｄＢ以下となり、Ｓ２２が−１３ｄＢより小さくなり、Ｓ２１が１７ｄＢより大きくなった。このような図２０および図２１のシミュレーション結果は、高周波数帯Ｂａｎｄ‐Ｈの全域において、利得（Ｓ２１）が大きく、かつ、入力反射損（Ｓ１１）および出力反射損（Ｓ２２）が十分に抑制され、かつ、アイソレーション（Ｓ２３）が十分に確保された良好な結果であるといえる。また、図２１に示すように、ＩＰ１ｄＢは−１４．２ｄＢとなり、大信号特性についても良好な結果が得られた。
第６の実施形態によれば、低周波数帯Ｂａｎｄ‐Ｌの第１高周波出力信号Ｓｏｕｔ１を出力する場合と、高周波数帯Ｂａｎｄ‐Ｈの第２高周波出力信号Ｓｏｕｔ２を出力する場合とでスプリッタ３の可変キャパシタＣ２ａ、Ｃ２ｂのキャパシタンスを切り替えることで、低周波数帯Ｂａｎｄ‐Ｌおよび高周波数帯Ｂａｎｄ‐Ｈのそれぞれの全域における信号特性を向上させることができ、広帯域の使用におけるロバスト性を高めることができる。
また、第６の実施形態によれば、単出力モードのときのバイアス電圧ＶＢ１よりもスプリットモードのときのバイアス電圧ＶＢ１を大きくすることで、単出力モードのときの出力信号Ｓｏｕｔ１、Ｓｏｕｔ２よりもスプリットモードのときの出力信号Ｓｏｕｔ１、Ｓｏｕｔ２を大きくすることができる。これにより、スプリットモードのときのスプリッタ３を経た後の出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅と、単出力モードのときの出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅との差を抑制して、スプリットモードのときの受信感度の悪化を抑制できる。
（第７の実施形態）
次に、広帯域にわたる信号特性を向上させる第７の実施形態について説明する。図２２は、第７の実施形態によるスプリッタ３を示す回路図である。
図２２に示すように、第７の実施形態におけるスプリッタ３は、図１に示した第１出力ノードＮｏｕｔ１と第２出力ノードＮｏｕｔ２との間に接続された抵抗Ｒ（第１抵抗）に加えて、第２抵抗の一例である抵抗Ｒ＿２と、キャパシタＣ＿２ａ、Ｃ２ｂとを有している。抵抗Ｒ＿２およびキャパシタＣ＿２ａ、Ｃ２ｂは、第１出力ノードＮｏｕｔ１とｌ第２出力ノードＮｏｕｔ２との間において直列接続されている。より具体的には、キャパシタＣ２＿ａは、第１出力ノードＮｏｕｔ１と抵抗Ｒ＿２との間に接続されている。キャパシタＣ２＿ｂは、抵抗Ｒ＿２と第２出力ノードＮｏｕｔ２との間に接続されている。キャパシタＣ＿２ａ、Ｃ２ｂのキャパシタンスは同一である。キャパシタＣ＿２ａ、抵抗Ｒ＿２、キャパシタＣ２ｂの順に直列接続されているのは、レイアウトにおける対称性を維持するためである。
このような抵抗Ｒ＿２およびキャパシタＣ２＿ａ、Ｃ２＿ｂを備えることで、以下のシミュレーション結果に示すように、広帯域にわたる信号特性を向上させることができる。広帯域にわたる信号特性を向上させるため、抵抗Ｒ＿２の抵抗値は、抵抗Ｒの抵抗値より小さいことが好ましい。また、抵抗Ｒの抵抗値は１００Ωより大きいことが好ましい。
なお、図２２において、第１スパイラルインダクタＬ１ａと第２スパイラルインダクタＬ２ａの間に一端が接続されたキャパシタＣ＿１ａは、図１の第２キャパシタＣ２ａと符号が異なるだけで構成は同じである。また、第３スパイラルインダクタＬ１ｂと第４スパイラルインダクタＬ２ｂとの間に一端が接続されたキャパシタＣ＿１ｂは、図１の第３キャパシタＣ２ｂと符号が異なるだけで構成は同じである。
次に、以上の構成を有する第７の実施形態のスプリッタ３のシミュレーション例について説明する。
図２３は、第７の実施形態によるスプリッタ３のシミュレーション例において、回路定数を示す図である。シミュレーションにおいては、図２３の「実施例」に示される回路定数が設定された図２２の構成のスプリッタ３について、Ｓ２１、Ｓ１１、Ｓ２２およびＳ２３を測定した。また、シミュレーションにおいては、図２３の「比較例」に示される回路定数が設定された図１の構成と類似のスプリッタ３について、Ｓ２１、Ｓ１１、Ｓ２２およびＳ２３を測定した。測定にあたり、ポート１は、図９（ａ）〜図９（ｄ）の場合と同様に、スプリッタ３の入力ノードにとった。ポート２は、第１信号経路Ｐ１側のスプリッタ３の出力端にとった。ポート３は、第２信号経路Ｐ２側のスプリッタ３の出力端にとった。
また、シミュレーションには、２３００ＭＨｚ〜２６９０ＭＨｚにわたる所謂ハイバンドと称される周波数帯の信号を用いた。また、シミュレーションにおいては、インダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂの寄生抵抗は、インダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂの単位をΩに変更した値とした。例えば、比較例の第１スパイラルインダクタＬ１ａ、第３スパイラルインダクタＬ１ｂのインダクタンスは４．６５ｎＨであるが、その寄生抵抗は４．６５Ωとした。シミュレーションの結果を図２４〜図２６に示す。
図２４は、第７の実施形態によるスプリッタ３のシミュレーション例において、周波数特性を示すグラフである。図２５は、第７の実施形態の比較例によるスプリッタ３のシミュレーション例において、周波数特性を示すグラフである。図２６は、第７の実施形態によるスプリッタのシミュレーション例において、図２４および図２５のグラフ中の帯域内最悪値の一覧表を示す図である。
図２４および図２６の「実施例」に示すように、第７の実施形態のスプリッタ３においては、周波数帯（２３００ＭＨｚ〜２６９０ＭＨｚ）の帯域内において、Ｓ２１の最悪値（最小値）が−３．５ｄＢより大きくなり、Ｓ１１の最悪値（最大値）が−２２ｄＢより小さくなり、Ｓ２２の最悪値（最大値）が−２４ｄＢより小さくなり、Ｓ２３の最悪値（最大値）が−２６ｄＢより小さくなった。
一方、図２５および図２６の「比較例」に示すように、比較例のスプリッタ３においては、周波数帯（２３００ＭＨｚ〜２６９０ＭＨｚ）の帯域内において、Ｓ２１の最悪値（最小値）が−３．５ｄＢより小さくなり、Ｓ１１の最悪値（最大値）が−２２ｄＢより大きくなり、Ｓ２２の最悪値（最大値）が−２４ｄＢより小さくなり、Ｓ２３の最悪値（最大値）が−２６ｄＢより大きくなった。
図２６に示すように、実施例は比較例に対してＳ２１が０．１ｄＢ良好である。これは、インダクタの値が小さく、それにともなって寄生抵抗が小さいためである。また、実施例は、比較例に対してＳ２３が大きく改善しており、比較例に対して３．８ｄＢ改善された。また、Ｓ２２は比較例よりも２．５ｄＢ劣化したが、一般的な要求値である−２０ｄＢに対して十分な余裕がある。
以上のシミュレーション結果により、第７の実施形態のスプリッタ３の方が、比較例のスプリッタ３よりも広帯域（２３００ＭＨｚ〜２６９０ＭＨｚ）を用いる場合の利得およびアイソレーションの確保に優れ、また、反射損を実用上問題がない程度まで抑制できることが確認された。
第７の実施形態によれば、原理的に狭帯域特性を有するスプリッタ３を備えた高周波半導体装置１において、広帯域の信号特性を向上させることができる。
次に、第７の実施形態によるスプリッタ３の変形例について説明する。図２７は、第７の実施形態の第１の変形例によるスプリッタ３を示す回路図である。図２８は、第７の実施形態の第２の変形例によるスプリッタ３を示す回路図である。
図２４の例においては、広帯域の信号特性を向上させるため、第１出力ノードＮｏｕｔ１と第２出力ノードＮｏｕｔ２との間にキャパシタＣ＿２ａ、抵抗Ｒ＿２およびキャパシタＣ２＿ｂを順に直列接続していた。これに対して、図２７に示すように、第１出力ノードＮｏｕｔ１と第２出力ノードＮｏｕｔ２との間に抵抗Ｒ＿２、キャパシタＣ＿２、抵抗＿Ｒ３を順に直列接続してもよい。この場合、レイアウトの対称性を確保するため、抵抗Ｒ＿２、Ｒ３は同一の抵抗値を有することが望ましい。図２７の例においても、広帯域の信号特性の向上を期待できる。また、第７の実施形態のスプリッタ３は、第１〜第６の実施形態の高周波半導体装置１に適用することもできる。例えば、第６の実施形態に適用するため、図２８に示すように、キャパシタＣ＿１ａ、Ｃ＿１ｂを可変キャパシタにしてもよい。
（第８の実施形態）
次に、第８の実施形態として、図８と異なるスプリッタ３のレイアウトの例について説明する。図２９は、第８の実施形態による高周波半導体装置１におけるスプリッタ３のレイアウト図である。
図８の例では、全てのスパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂがＸ方向に沿って直線状に配置されていた。これに対して、図２９に示すように、第２スパイラルインダクタＬ２ａを第１スパイラルインダクタＬ１ａに対してＹ方向に配置し、第４スパイラルインダクタＬ２ｂを第３スパイラルインダクタＬ１ｂに対してＹ方向かつ第２スパイラルインダクタＬ２ａに対してＸ方向に配置してもよい。
第８の実施形態においても、結合係数が正となるようにスパイラルインダクタＬ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂがレイアウトされているので、サイズを抑えながらスプリッタ３に必要なインダクタを確保することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 高周波半導体装置、２ 第１高周波ＬＮＡ、３ スプリッタ、ＳＷ１ 第１スイッチ、ＳＷ２ 第２スイッチ、ＳＷ３ 第３スイッチ、ＳＷ４ 第４スイッチ、ＳＷ５ 第５スイッチ

Claims (9)

  1. 入力信号を増幅する増幅器と、
    前記増幅器の出力信号を第１信号経路と第２信号経路とに分岐し、前記第１および第２信号経路のインピーダンス変換を行う、スプリッタと、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第１信号経路に分岐した信号を出力する第１出力端子と、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第２信号経路に分岐した信号を出力する第２出力端子と、
    前記増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかを切り替える、出力制御部と、
    前記増幅器、前記スプリッタおよび前記出力制御部が配置されるＳＯＩ（Silicon On Insulator）基板と、を備え、
    前記出力制御部は、
    前記増幅器の出力ノードと前記スプリッタの入力ノードとの間に接続される第１スイッチと、
    前記第１信号経路と前記第１出力端子との間に接続される第２スイッチと、
    前記第２信号経路と前記第２出力端子との間に接続される第３スイッチと、
    前記増幅器の出力ノードと前記第１出力端子との間に接続される第４スイッチと、
    前記増幅器の出力ノードと前記第２出力端子との間に接続される第５スイッチと、を有し、
    前記出力制御部は、前記第１乃至第５スイッチの切替制御により、前記増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかを切り替える、
    半導体装置。
  2. 入力信号を増幅する増幅器と、
    前記増幅器の出力信号を第１信号経路と第２信号経路とに分岐し、前記第１および第２信号経路のインピーダンス変換を行う、スプリッタと、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第１信号経路に分岐した信号を出力する第１出力端子と、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第２信号経路に分岐した信号を出力する第２出力端子と、
    前記増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかを切り替える、出力制御部と、
    前記増幅器、前記スプリッタおよび前記出力制御部が配置されるＳＯＩ（Silicon On Insulator）基板と、を備え、
    前記増幅器は、第１入力信号を増幅する第１増幅器と、第２入力信号を増幅する第２増幅器と、を有し、
    前記出力制御部は、前記第１増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、前記第２増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、を行い、
    前記出力制御部は、
    前記第１増幅器の出力ノードと前記スプリッタの入力ノードとの間に接続される第１スイッチと、
    前記第１信号経路と前記第１出力端子との間に接続される第２スイッチと、
    前記第２信号経路と前記第２出力端子との間に接続される第３スイッチと、
    前記第１増幅器の出力ノードと前記第１出力端子との間に接続される第４スイッチと、
    前記第１増幅器の出力ノードと前記第２出力端子との間に接続される第５スイッチと、
    前記第２増幅器の出力ノードと前記スプリッタの入力ノードとの間に接続される第６スイッチと、
    前記第２増幅器の出力ノードと前記第１出力端子との間に接続される第７スイッチと、
    前記第２増幅器の出力ノードと前記第２出力端子との間に接続される第８スイッチと、
    前記第１増幅器と前記第１増幅器の出力ノードとの間に接続される第９スイッチと、
    前記第２増幅器と前記第２増幅器の出力ノードとの間に接続される第１０スイッチと、を備え、
    前記出力制御部は、前記第１乃至第１０スイッチの切替制御により、前記第１増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、前記第２増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、を行う、
    半導体装置。
  3. 入力信号を増幅する増幅器と、
    前記増幅器の出力信号を第１信号経路と第２信号経路とに分岐し、前記第１および第２信号経路のインピーダンス変換を行う、スプリッタと、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第１信号経路に分岐した信号を出力する第１出力端子と、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第２信号経路に分岐した信号を出力する第２出力端子と、
    前記増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかを切り替える、出力制御部と、
    前記増幅器、前記スプリッタおよび前記出力制御部が配置されるＳＯＩ（Silicon On Insulator）基板と、を備え、
    前記増幅器は、第１入力信号を増幅する第１増幅器と、第２入力信号を増幅する第２増幅器と、第３入力信号を増幅する第３増幅器と、を有し、
    前記出力制御部は、前記第１増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、前記第２増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、前記第３増幅器の出力信号を前記第１出力端子から出力するか、または前記第２出力端子から出力するかの切り替えと、を行い、
    前記出力制御部は、
    前記第１増幅器の出力ノードと前記スプリッタの入力ノードとの間に接続される第１スイッチと、
    前記第１信号経路と前記第１出力端子との間に接続される第２スイッチと、
    前記第２信号経路と前記第２出力端子との間に接続される第３スイッチと、
    前記第１増幅器の出力ノードと前記第１出力端子との間に接続される第４スイッチと、
    前記第１増幅器の出力ノードと前記第２出力端子との間に接続される第５スイッチと、
    前記第２増幅器の出力ノードと前記スプリッタの入力ノードとの間に接続される第６スイッチと、
    前記第２増幅器の出力ノードと前記第１出力端子との間に接続される第７スイッチと、
    前記第２増幅器の出力ノードと前記第２出力端子との間に接続される第８スイッチと、
    前記第１増幅器と前記第１増幅器の出力ノードとの間に接続される第９スイッチと、
    前記第２増幅器と前記第２増幅器の出力ノードとの間に接続される第１０スイッチと、
    前記第３増幅器の出力ノードと前記第１出力端子との間に接続される第１１スイッチと、
    前記第３増幅器の出力ノードと前記第２出力端子との間に接続される第１２スイッチと、を備え、
    前記出力制御部は、前記第１乃至第１２スイッチの切替制御により、前記第１増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、前記第２増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、前記第３増幅器の出力信号を前記第１出力端子から出力するか、または前記第２出力端子から出力するかの切り替えと、を行う、
    半導体装置。
  4. 入力信号を増幅する増幅器と、
    前記増幅器の出力信号を第１信号経路と第２信号経路とに分岐し、前記第１および第２信号経路のインピーダンス変換を行う、スプリッタと、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第１信号経路に分岐した信号を出力する第１出力端子と、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第２信号経路に分岐した信号を出力する第２出力端子と、
    前記増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかを切り替える、出力制御部と、
    前記増幅器、前記スプリッタおよび前記出力制御部が配置されるＳＯＩ（Silicon On Insulator）基板と、を備え、
    前記スプリッタは、
    前記第１信号経路上において直列接続される第１インダクタおよび第２インダクタと、
    前記第２信号経路上において直列接続される第３インダクタおよび第４インダクタと、を有し、
    前記第１乃至第４インダクタは、前記ＳＯＩ基板上に配置されるスパイラル状の導電パターンであり、
    前記増幅器は、
    第１基準電位と第２基準電圧との間に直列接続される、第５インダクタ、第１トランジスタ、第２トランジスタ、および第６インダクタを備え、
    前記第１トランジスタのゲートには、前記入力信号が入力され、
    前記第２トランジスタのゲートには、バイアス電圧が入力され、
    前記第２トランジスタのドレイン電圧に応じた信号が前記増幅器の出力ノードから出力され、
    前記第５インダクタの配線幅は、前記第１乃至第４インダクタの配線幅より大きく、
    前記第６インダクタの配線幅は、前記第１乃至第４インダクタの配線幅より小さい、
    半導体装置。
  5. 入力信号を増幅する増幅器と、
    前記増幅器の出力信号を第１信号経路と第２信号経路とに分岐し、前記第１および第２信号経路のインピーダンス変換を行う、スプリッタと、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第１信号経路に分岐した信号を出力する第１出力端子と、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第２信号経路に分岐した信号を出力する第２出力端子と、
    前記増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかを切り替える、出力制御部と、
    前記増幅器、前記スプリッタおよび前記出力制御部が配置されるＳＯＩ（Silicon On Insulator）基板と、を備え、
    前記スプリッタは、
    前記第１信号経路上において直列接続される第１インダクタおよび第２インダクタと、
    前記第２信号経路上において直列接続される第３インダクタおよび第４インダクタと、を有し、
    前記第１乃至第４インダクタは、前記ＳＯＩ基板上に配置されるスパイラル状の導電パターンであり、
    前記増幅器は、
    第１入力信号を増幅する第１増幅器と、
    第２入力信号を増幅する第２増幅器と、を有し、
    前記スプリッタは、
    一端が前記第１インダクタと前記第２インダクタとの間に接続され、他端が第３基準電位に接続された第１可変キャパシタと、
    一端が前記第３インダクタと前記第４インダクタとの間に接続され、他端が第４基準電位に接続された第２可変キャパシタと、を有し、
    前記出力制御部は、
    前記第１増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、前記第２増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、を行い、
    前記第１増幅器の出力信号を前記スプリッタで分岐して出力するときと、前記第２増幅器の出力信号を前記スプリッタで分岐して出力するときとで、前記第１および第２可変キャパシタのキャパシタンスを異なる値に切り替える、
    半導体装置。
  6. 前記増幅器は、
    第１入力信号を増幅する第１増幅器と、
    第２入力信号を増幅する第２増幅器と、を有し、
    前記スプリッタは、
    一端が前記第１インダクタと前記第２インダクタとの間に接続され、他端が第３基準電位に接続された第１可変キャパシタと、
    一端が前記第３インダクタと前記第４インダクタとの間に接続され、他端が第４基準電位に接続された第２可変キャパシタと、を有し、
    前記出力制御部は、
    前記第１増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、前記第２増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかの切り替えと、を行い、
    前記第１増幅器の出力信号を前記スプリッタで分岐して出力するときと、前記第２増幅器の出力信号を前記スプリッタで分岐して出力するときとで、前記第１および第２可変キャパシタのキャパシタンスを異なる値に切り替え、
    前記第１トランジスタのゲートには、バイアス電圧が入力され、
    前記第１トランジスタのゲートに入力されるバイアス電圧の値および前記第２トランジスタのゲートに入力されるバイアス電圧の値は、前記第１増幅器または前記第２増幅器の出力信号を前記第１および第２出力端子の一方から出力するときよりも、前記第１増幅器または前記第２増幅器の出力信号を前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するときの方が大きい、請求項４に記載の半導体装置。
  7. 前記増幅器は、前記第１増幅器または前記第２増幅器の出力信号を前記第１および第２出力端子の一方から出力するときの利得を、前記第１増幅器または前記第２増幅器の出力信号を前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するときの利得よりも小さい値に調整する利得調整回路を有する、請求項５または６に記載の半導体装置。
  8. 前記スプリッタは、
    前記第１信号経路上において直列接続される第１インダクタおよび第２インダクタと、
    前記第２信号経路上において直列接続される第３インダクタおよび第４インダクタと、を有し、
    前記第１乃至第４インダクタは、前記ＳＯＩ基板上に配置されるスパイラル状の導電パターンであり、
    前記スプリッタは、
    前記第１信号経路側の前記スプリッタの第１出力ノードと前記第２信号経路側の前記スプリッタの第２出力ノードとの間に接続された第１抵抗と、
    前記第１出力ノードと前記第２出力ノードとの間に直列接続された第２抵抗およびキャパシタと、を有する、請求項１〜３のいずれか１項に記載の半導体装置。
  9. 入力信号を増幅する増幅器と、
    前記増幅器の出力信号を第１信号経路と第２信号経路とに分岐し、前記第１および第２信号経路のインピーダンス変換を行う、スプリッタと、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第１信号経路に分岐した信号を出力する第１出力端子と、
    前記増幅器の出力信号または前記増幅器の出力信号を前記スプリッタで前記第２信号経路に分岐した信号を出力する第２出力端子と、
    前記増幅器の出力信号を前記第１出力端子から出力するか、前記第２出力端子から出力するか、または前記スプリッタで分岐して前記第１および第２出力端子の双方から出力するかを切り替える、出力制御部と、
    前記増幅器、前記スプリッタおよび前記出力制御部が配置されるＳＯＩ（Silicon On Insulator）基板と、を備え、
    前記スプリッタは、
    前記第１信号経路上において直列接続される第１インダクタおよび第２インダクタと、
    前記第２信号経路上において直列接続される第３インダクタおよび第４インダクタと、を有し、
    前記第１乃至第４インダクタは、前記ＳＯＩ基板上に配置されるスパイラル状の導電パターンであり、
    前記スプリッタは、
    前記第１信号経路側の前記スプリッタの第１出力ノードと前記第２信号経路側の前記スプリッタの第２出力ノードとの間に接続された第１抵抗と、
    前記第１出力ノードと前記第２出力ノードとの間に直列接続された第２抵抗およびキャパシタと、を有する、
    半導体装置。
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