JPH0590935A - Ｆｅｔスイツチ装置 - Google Patents
Ｆｅｔスイツチ装置Info
- Publication number
- JPH0590935A JPH0590935A JP7006492A JP7006492A JPH0590935A JP H0590935 A JPH0590935 A JP H0590935A JP 7006492 A JP7006492 A JP 7006492A JP 7006492 A JP7006492 A JP 7006492A JP H0590935 A JPH0590935 A JP H0590935A
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- JP
- Japan
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- fet
- fets
- series
- switch device
- terminal
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- Pending
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
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Abstract
(57)【要約】
【目的】 ＦＥＴのＯＦＦ時におけるアイソレーション
特性を広帯域化し、またＯＮ時における反射特性を改善
したＦＥＴスイッチ装置を得る。 【構成】 入力端子と第１の出力端子の間に接続される
直列装荷側ＦＥＴを、それぞれが並列インダクタンスを
有する複数のＦＥＴを直列接続したものとし、また当該
ＦＥＴの直列接続を分布定数線路を介して行った。 【効果】 ２つの出力端子間のアイソレーション特性が
広帯域化されて、所望の帯域外でのループ発振が抑制で
き、また並列インダクタンスを含む直列装荷側ＦＥＴ間
の反射を相殺して良好な反射特性が得られる。
特性を広帯域化し、またＯＮ時における反射特性を改善
したＦＥＴスイッチ装置を得る。 【構成】 入力端子と第１の出力端子の間に接続される
直列装荷側ＦＥＴを、それぞれが並列インダクタンスを
有する複数のＦＥＴを直列接続したものとし、また当該
ＦＥＴの直列接続を分布定数線路を介して行った。 【効果】 ２つの出力端子間のアイソレーション特性が
広帯域化されて、所望の帯域外でのループ発振が抑制で
き、また並列インダクタンスを含む直列装荷側ＦＥＴ間
の反射を相殺して良好な反射特性が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、レーダ，衛星通信等
のマイクロ波通信に用いるＦＥＴ（電界効果トランジス
タ）スイッチ装置に関するものである。
のマイクロ波通信に用いるＦＥＴ（電界効果トランジス
タ）スイッチ装置に関するものである。
【０００２】
【従来の技術】図４は従来のバイアス１電源方式ＳＰＤ
Ｔ型のＦＥＴスイッチ装置を示す回路図であり、１はマ
イクロ波信号の入力される入力端子、２は上記マイクロ
波信号が出力される第１の出力端子、３は同じく第２の
出力端子、４は入力端子１と第２の出力端子３とを接続
し、インピーダンスＺ1 ，長さｌ1 を有する分布定数線
路、５は入力端子１と第１の出力端子２との間に直列接
続された直列装荷側のＦＥＴ、６は第２の出力端子３と
基準電位としてのアースとの間に接続された並列装荷側
のＦＥＴ、７，８はそれぞれＦＥＴ５，６のソース電極
とドレイン電極との間に並列接続されたインダクタン
ス、９はＦＥＴ５，６の各ゲート電極に共通にバイアス
電圧を加えるためのバイアス端子、１０，１１はそれぞ
れ上記各ゲート電極とバイアス端子９との間に接続され
た抵抗、１２はバイアス端子９に接続された平滑用のコ
ンデンサである。
Ｔ型のＦＥＴスイッチ装置を示す回路図であり、１はマ
イクロ波信号の入力される入力端子、２は上記マイクロ
波信号が出力される第１の出力端子、３は同じく第２の
出力端子、４は入力端子１と第２の出力端子３とを接続
し、インピーダンスＺ1 ，長さｌ1 を有する分布定数線
路、５は入力端子１と第１の出力端子２との間に直列接
続された直列装荷側のＦＥＴ、６は第２の出力端子３と
基準電位としてのアースとの間に接続された並列装荷側
のＦＥＴ、７，８はそれぞれＦＥＴ５，６のソース電極
とドレイン電極との間に並列接続されたインダクタン
ス、９はＦＥＴ５，６の各ゲート電極に共通にバイアス
電圧を加えるためのバイアス端子、１０，１１はそれぞ
れ上記各ゲート電極とバイアス端子９との間に接続され
た抵抗、１２はバイアス端子９に接続された平滑用のコ
ンデンサである。
【０００３】次に動作について説明する。このＦＥＴス
イッチ装置は、バイアス端子９に印加するＤＣバイアス
電圧の値を変化させることによって、入力端子１に入力
されたマイクロ波信号を第１の出力端子２と第２の出力
端子３の２方向に切り換えるスイッチである。バイアス
端子９に０Ｖのバイアス電圧を印加した場合は、ＦＥＴ
５，６はＯＮ状態となり、図５（ａ）の（ＯＮ時）のよ
うな等価回路になる。この時、ソース・ドレイン間の抵
抗１３は非常に小さい値となり、ソース・ドレイン間は
ほぼ短絡の状態となる。従って、この場合は、分布定数
線路４のインピーダンスＺ1 及び長さｌ1 を適当な値
（インピーダンスＺ1 は通常５０Ω、長さｌ1 は所望中
心周波数に対しほぼλ／４）にすることにより、入力端
子１から入ったマイクロ波信号は第１の出力端子２に出
力１として出力される。
イッチ装置は、バイアス端子９に印加するＤＣバイアス
電圧の値を変化させることによって、入力端子１に入力
されたマイクロ波信号を第１の出力端子２と第２の出力
端子３の２方向に切り換えるスイッチである。バイアス
端子９に０Ｖのバイアス電圧を印加した場合は、ＦＥＴ
５，６はＯＮ状態となり、図５（ａ）の（ＯＮ時）のよ
うな等価回路になる。この時、ソース・ドレイン間の抵
抗１３は非常に小さい値となり、ソース・ドレイン間は
ほぼ短絡の状態となる。従って、この場合は、分布定数
線路４のインピーダンスＺ1 及び長さｌ1 を適当な値
（インピーダンスＺ1 は通常５０Ω、長さｌ1 は所望中
心周波数に対しほぼλ／４）にすることにより、入力端
子１から入ったマイクロ波信号は第１の出力端子２に出
力１として出力される。
【０００４】次にバイアス端子９にＦＥＴ５，６のピン
チオフ電圧以下のバイアス電圧を加えた場合は、ＦＥＴ
５，６はＯＦＦ状態となり、図５（ｂ）の（ＯＦＦ時）
のような等価回路になる。この時、ドレイン・ソース間
抵抗１４は非常に大きい値となる。従って、ソース・ド
レイン間容量１５とインダクタンス７，８（通常、両者
のインダクタンス値は同じ）との並列共振周波数を所望
中心周波数に一致させるようにしておくと、所望帯域で
は、インダクタンス７，８を含めたＦＥＴ５，６のソー
ス・ドレイン間がほぼ開放の状態となり、マイクロ波信
号は第２の出力端子３に出力２として出力される。この
ようなＦＥＴスイッチ装置は、１つのバイアス電源を用
いているために、２電源方式と比べると、電源間のスイ
ッチングのズレがないため、切換時間の短縮化が図られ
る。なお、従来、共振回路を複数組み合わせ広帯域化す
る例として、特開昭６２−１０９４１１号公報に示され
たＦＥＴ増幅器がある。
チオフ電圧以下のバイアス電圧を加えた場合は、ＦＥＴ
５，６はＯＦＦ状態となり、図５（ｂ）の（ＯＦＦ時）
のような等価回路になる。この時、ドレイン・ソース間
抵抗１４は非常に大きい値となる。従って、ソース・ド
レイン間容量１５とインダクタンス７，８（通常、両者
のインダクタンス値は同じ）との並列共振周波数を所望
中心周波数に一致させるようにしておくと、所望帯域で
は、インダクタンス７，８を含めたＦＥＴ５，６のソー
ス・ドレイン間がほぼ開放の状態となり、マイクロ波信
号は第２の出力端子３に出力２として出力される。この
ようなＦＥＴスイッチ装置は、１つのバイアス電源を用
いているために、２電源方式と比べると、電源間のスイ
ッチングのズレがないため、切換時間の短縮化が図られ
る。なお、従来、共振回路を複数組み合わせ広帯域化す
る例として、特開昭６２−１０９４１１号公報に示され
たＦＥＴ増幅器がある。
【０００５】
【発明が解決しようとする課題】従来のバイアス１電源
方式ＳＰＤＴ型のＦＥＴスイッチ装置は以上のように構
成されているので、ＦＥＴ５，６がＯＮ時には並列装荷
側のＦＥＴ５のソース・ドレイン間がほぼ短絡状態とな
るため、図６（ａ）に示すように、第１及び第２の出力
端子２，３間のアイソレーション特性が広帯域となる
が、ＦＥＴ５，６がＯＦＦ時には直列装荷側のＦＥＴ６
のソース・ドレイン間容量１５とインダクタンス７，８
とによる共振回路に周波数特性が生じるため、図６
（ｂ）に示すようにアイソレーション特性が狭帯域とな
る。このため、従来のＦＥＴスイッチ装置を増幅器が含
まれている閉ループ回路の入出力切換部に用いた場合、
ＦＥＴ５，６がＯＦＦ状態において所望帯域外でループ
発振が起こる可能性があるなどの問題点があった。
方式ＳＰＤＴ型のＦＥＴスイッチ装置は以上のように構
成されているので、ＦＥＴ５，６がＯＮ時には並列装荷
側のＦＥＴ５のソース・ドレイン間がほぼ短絡状態とな
るため、図６（ａ）に示すように、第１及び第２の出力
端子２，３間のアイソレーション特性が広帯域となる
が、ＦＥＴ５，６がＯＦＦ時には直列装荷側のＦＥＴ６
のソース・ドレイン間容量１５とインダクタンス７，８
とによる共振回路に周波数特性が生じるため、図６
（ｂ）に示すようにアイソレーション特性が狭帯域とな
る。このため、従来のＦＥＴスイッチ装置を増幅器が含
まれている閉ループ回路の入出力切換部に用いた場合、
ＦＥＴ５，６がＯＦＦ状態において所望帯域外でループ
発振が起こる可能性があるなどの問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ＦＥＴ ＯＦＦ時のアイソレー
ション特性を広帯域化し、所望帯域外でのループ発振を
極力抑えることのできるバイアス１電源方式ＳＰＤＴ型
のＦＥＴスイッチ装置を得ることを目的とする。
ためになされたもので、ＦＥＴ ＯＦＦ時のアイソレー
ション特性を広帯域化し、所望帯域外でのループ発振を
極力抑えることのできるバイアス１電源方式ＳＰＤＴ型
のＦＥＴスイッチ装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明に係るＦ
ＥＴスイッチ装置は、並列インダクタンスを含む直列装
荷側のＦＥＴを多段に直列接続したものである。
ＥＴスイッチ装置は、並列インダクタンスを含む直列装
荷側のＦＥＴを多段に直列接続したものである。
【０００８】また、請求項２の発明に係るＦＥＴスイッ
チ装置は、直列装荷側のＦＥＴの直列接続を分布定数線
路を介して行ったものである。
チ装置は、直列装荷側のＦＥＴの直列接続を分布定数線
路を介して行ったものである。
【０００９】
【作用】請求項１の発明におけるＦＥＴスイッチ装置
は、並列インダクタンスを含む多段接続された直列装荷
側の各ＦＥＴのＯＦＦ時の共振周波数を互いに異なった
ものとすることにより、第１及び第２の出力端子間のア
イソレーション特性を広帯域化する。
は、並列インダクタンスを含む多段接続された直列装荷
側の各ＦＥＴのＯＦＦ時の共振周波数を互いに異なった
ものとすることにより、第１及び第２の出力端子間のア
イソレーション特性を広帯域化する。
【００１０】また、請求項２の発明におけるＦＥＴスイ
ッチ装置は、複数の第１のＦＥＴを分布定数線路を介し
て直列接続することにより、さらに、各直列装荷側のＦ
ＥＴの並列インダクタンスの影響による反射を打ち消し
て、反射特性の劣化を防止する。
ッチ装置は、複数の第１のＦＥＴを分布定数線路を介し
て直列接続することにより、さらに、各直列装荷側のＦ
ＥＴの並列インダクタンスの影響による反射を打ち消し
て、反射特性の劣化を防止する。
【００１１】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１は請求項１に記載の発明の一実施
例を示す回路図であり、同一もしくは相当部分には図４
に示す従来のそれらと同一符号を付してその説明を省略
する。図１において、１６はＦＥＴ５と第１の出力端子
２との間に直列接続されたＦＥＴ、１７はＦＥＴ１６の
ソース・ドレイン間に並列接続されたインダクタンス、
１８はＦＥＴ１６のゲート電極とバイアス端子９との間
に接続された抵抗である。なお、直列装荷側のＦＥＴ
５，１６を第１のＦＥＴ、並列装荷側のＦＥＴ６を第２
のＦＥＴとする。
ついて説明する。図１は請求項１に記載の発明の一実施
例を示す回路図であり、同一もしくは相当部分には図４
に示す従来のそれらと同一符号を付してその説明を省略
する。図１において、１６はＦＥＴ５と第１の出力端子
２との間に直列接続されたＦＥＴ、１７はＦＥＴ１６の
ソース・ドレイン間に並列接続されたインダクタンス、
１８はＦＥＴ１６のゲート電極とバイアス端子９との間
に接続された抵抗である。なお、直列装荷側のＦＥＴ
５，１６を第１のＦＥＴ、並列装荷側のＦＥＴ６を第２
のＦＥＴとする。
【００１２】次に動作について説明する。このように構
成されたバイアス１電源方式ＳＰＤＴ型のＦＥＴスイッ
チ装置の動作については、先に述べた図４の従来のＦＥ
Ｔスイッチ装置の場合と同様であるが、この実施例１に
よれば、第１のＦＥＴ５，１６のＯＦＦ時における第１
及び第２の出力端子２，３間のアイソレーション特性が
広帯域となる。即ち、図１に示す直列装荷側の第１のＦ
ＥＴ５，１６が同一構造であるとすると、第１のＦＥＴ
５，１６の等価回路定数は等しくなる。この場合、第１
のＦＥＴ５，１６に並列に付加されているインダクタン
ス７，１７のインダクタンス値を、例えばＦＥＴのソー
ス・ドレイン間容量との並列共振周波数が、インダクタ
ンス７では所望中心周波数より若干低くなるように、ま
たインダクタンス１７では若干高くなるように、互いに
異ならせることにより、第１のＦＥＴ５，１６のＯＦＦ
時の各々の共振周波数が図２の共振点１，２で異なり、
インダクタンス７，１７を含めた各第１のＦＥＴ５，１
６部の各アイソレーション特性は、図２の点線Ａ，Ｂで
示す特性のようになる。図２においては点線Ａが点線Ｂ
よりインダクタンス値が大となっている。従って、トー
タルのアイソレーション特性は各部の反射により多少変
化するが、およそ図２の実線Ｃに示すような特性とな
り、広帯域化が図れる。
成されたバイアス１電源方式ＳＰＤＴ型のＦＥＴスイッ
チ装置の動作については、先に述べた図４の従来のＦＥ
Ｔスイッチ装置の場合と同様であるが、この実施例１に
よれば、第１のＦＥＴ５，１６のＯＦＦ時における第１
及び第２の出力端子２，３間のアイソレーション特性が
広帯域となる。即ち、図１に示す直列装荷側の第１のＦ
ＥＴ５，１６が同一構造であるとすると、第１のＦＥＴ
５，１６の等価回路定数は等しくなる。この場合、第１
のＦＥＴ５，１６に並列に付加されているインダクタン
ス７，１７のインダクタンス値を、例えばＦＥＴのソー
ス・ドレイン間容量との並列共振周波数が、インダクタ
ンス７では所望中心周波数より若干低くなるように、ま
たインダクタンス１７では若干高くなるように、互いに
異ならせることにより、第１のＦＥＴ５，１６のＯＦＦ
時の各々の共振周波数が図２の共振点１，２で異なり、
インダクタンス７，１７を含めた各第１のＦＥＴ５，１
６部の各アイソレーション特性は、図２の点線Ａ，Ｂで
示す特性のようになる。図２においては点線Ａが点線Ｂ
よりインダクタンス値が大となっている。従って、トー
タルのアイソレーション特性は各部の反射により多少変
化するが、およそ図２の実線Ｃに示すような特性とな
り、広帯域化が図れる。
【００１３】実施例２．なお、上記実施例では、ＦＥＴ
ＯＦＦ時の共振周波数を変化させたものを多段に直列
接続したものについて示したが、共振周波数を変化させ
ずに単に多段に直列に接続した場合でも、ある程度の広
帯域化が図れる。また、上記単に多段接続したものと上
記実施例との組合せを行ってもよく、いずれの場合に
も、上記実施例と同様の効果を奏する。
ＯＦＦ時の共振周波数を変化させたものを多段に直列
接続したものについて示したが、共振周波数を変化させ
ずに単に多段に直列に接続した場合でも、ある程度の広
帯域化が図れる。また、上記単に多段接続したものと上
記実施例との組合せを行ってもよく、いずれの場合に
も、上記実施例と同様の効果を奏する。
【００１４】実施例３．次に、この発明の実施例３を図
について説明する。図３は請求項２に記載の発明の一実
施例を示す回路図で、図１と同一の部分には同一符号を
付してその説明を省略する。図において、１９は第１の
ＦＥＴ５と１６との間に配置されてその両者を直列接続
している、インピーダンスＺ2 ，長さｌ2 を有した分布
定数線路である。
について説明する。図３は請求項２に記載の発明の一実
施例を示す回路図で、図１と同一の部分には同一符号を
付してその説明を省略する。図において、１９は第１の
ＦＥＴ５と１６との間に配置されてその両者を直列接続
している、インピーダンスＺ2 ，長さｌ2 を有した分布
定数線路である。
【００１５】次に動作について説明する。この実施例３
によるＦＥＴスイッチ装置の動作も、基本的には図１に
示した実施例１の場合と同様である。ここで、第１のＦ
ＥＴ５，１６は、ＯＮ時にはソース・ドレイン間がほぼ
短絡状態となるが、実際にはＦＥＴのＯＮ時の抵抗１３
にインダクタンス７，１７が並列接続されたものとなる
ため、直列接続された第１のＦＥＴ５，１６がＯＮとな
った時、そのインダクタンス成分による反射の影響で、
入力端子１及び第１の出力端子２での反射特性の劣化が
心配される。この実施例３によれば、第１のＦＥＴ５，
１６と第２のＦＥＴ６のＯＮ時における入力端子１及び
第１の出力端子２での反射を小さくすることができる。
によるＦＥＴスイッチ装置の動作も、基本的には図１に
示した実施例１の場合と同様である。ここで、第１のＦ
ＥＴ５，１６は、ＯＮ時にはソース・ドレイン間がほぼ
短絡状態となるが、実際にはＦＥＴのＯＮ時の抵抗１３
にインダクタンス７，１７が並列接続されたものとなる
ため、直列接続された第１のＦＥＴ５，１６がＯＮとな
った時、そのインダクタンス成分による反射の影響で、
入力端子１及び第１の出力端子２での反射特性の劣化が
心配される。この実施例３によれば、第１のＦＥＴ５，
１６と第２のＦＥＴ６のＯＮ時における入力端子１及び
第１の出力端子２での反射を小さくすることができる。
【００１６】即ち、この実施例３では、第１のＦＥＴ５
と１６とを分布定数線路１９を介して直列接続してお
り、この分布定数線路１９のインピーダンスＺ2 及び長
さｌ2を適当な値（インピーダンスＺ2 は通常５０Ω、
長さｌ2 は所望中心周波数に対してほぼλ／４程度）に
設定すると、各第１のＦＥＴ５，１６における反射が逆
位相となって、入力端子１及び第１の出力端子２から見
た反射を小さくすることができる。
と１６とを分布定数線路１９を介して直列接続してお
り、この分布定数線路１９のインピーダンスＺ2 及び長
さｌ2を適当な値（インピーダンスＺ2 は通常５０Ω、
長さｌ2 は所望中心周波数に対してほぼλ／４程度）に
設定すると、各第１のＦＥＴ５，１６における反射が逆
位相となって、入力端子１及び第１の出力端子２から見
た反射を小さくすることができる。
【００１７】
【発明の効果】以上のように、請求項１の発明によれ
ば、並列インダクタンスを有する直列装荷側のＦＥＴを
多段に直列接続する構成としたので、２つの出力端子間
のアイソレーション特性が広帯域となり、増幅器を含む
閉ループ回路の入出力切換部に用いた場合でも所望帯域
外でのループ発振が起こりにくくなるという効果があ
る。
ば、並列インダクタンスを有する直列装荷側のＦＥＴを
多段に直列接続する構成としたので、２つの出力端子間
のアイソレーション特性が広帯域となり、増幅器を含む
閉ループ回路の入出力切換部に用いた場合でも所望帯域
外でのループ発振が起こりにくくなるという効果があ
る。
【００１８】また、請求項２の発明によれば、その直列
装荷側の複数のＦＥＴの直列接続を分布定数線路を介し
て行うように構成したので、さらに、ＦＥＴのＯＮ時に
おける反射特性の劣化も防止できる効果がある。
装荷側の複数のＦＥＴの直列接続を分布定数線路を介し
て行うように構成したので、さらに、ＦＥＴのＯＮ時に
おける反射特性の劣化も防止できる効果がある。
【図１】この発明の実施例１を示す回路図である。
【図２】上記実施例の動作時におけるアイソレーション
特性を示す特性図である。
特性を示す特性図である。
【図３】この発明の実施例３を示す回路図である。
【図４】従来のバイアス１電源方式ＳＰＤＴ型のＦＥＴ
スイッチ装置を示す回路図である。
スイッチ装置を示す回路図である。
【図５】同装置の動作時における等価回路を示す回路図
である。
である。
【図６】同装置の動作時におけるアイソレーション特性
を示す特性図である。
を示す特性図である。
１ 入力端子 ２ 第１の出力端子 ３ 第２の出力端子 ４ 分布定数線路 ５，１６ 第１のＦＥＴ ６ 第２のＦＥＴ ７，８，１７ インダクタンス ９ バイアス端子 １９ 分布定数線路
Claims (2)
- 【請求項１】 入力端子と第１の出力端子との間に直列
接続された複数の第１のＦＥＴと、上記入力端子と分布
定数線路を介して接続された第２の出力端子と基準電位
との間に接続された第２のＦＥＴと、上記複数の第１の
ＦＥＴ及び第２のＦＥＴにそれぞれ並列接続された複数
のインダクタンスと、上記複数の第１のＦＥＴのゲート
電極と上記第２のＦＥＴのゲート電極とに共通のバイア
ス電圧を加えるバイアス端子とを備えたＦＥＴスイッチ
装置。 - 【請求項２】 上記複数の第１のＦＥＴの直列接続を、
分布定数線路を用いて行うことを特徴とする請求項１に
記載のＦＥＴスイッチ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006492A JPH0590935A (ja) | 1991-02-25 | 1992-02-21 | Ｆｅｔスイツチ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-50115 | 1991-02-25 | ||
| JP5011591 | 1991-02-25 | ||
| JP7006492A JPH0590935A (ja) | 1991-02-25 | 1992-02-21 | Ｆｅｔスイツチ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590935A true JPH0590935A (ja) | 1993-04-09 |
Family
ID=26390558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7006492A Pending JPH0590935A (ja) | 1991-02-25 | 1992-02-21 | Ｆｅｔスイツチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998056060A1 (fr) * | 1997-06-03 | 1998-12-10 | Matsushita Electric Industrial Co., Ltd. | Commutateur a deux frequences, dispositif utilisant une antenne a deux frequences commune, et equipement de radiocommunication mobile pour deux bandes de frequence, utilisant ledit dispositif |
| JP2011211592A (ja) * | 2010-03-30 | 2011-10-20 | Fujitsu Ltd | 雑音発生回路及び受信回路 |
-
1992
- 1992-02-21 JP JP7006492A patent/JPH0590935A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998056060A1 (fr) * | 1997-06-03 | 1998-12-10 | Matsushita Electric Industrial Co., Ltd. | Commutateur a deux frequences, dispositif utilisant une antenne a deux frequences commune, et equipement de radiocommunication mobile pour deux bandes de frequence, utilisant ledit dispositif |
| US6496083B1 (en) | 1997-06-03 | 2002-12-17 | Matsushita Electric Industrial Co., Ltd. | Diode compensation circuit including two series and one parallel resonance points |
| JP2011211592A (ja) * | 2010-03-30 | 2011-10-20 | Fujitsu Ltd | 雑音発生回路及び受信回路 |
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