JPH0120561B2 - - Google Patents
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- Publication number
- JPH0120561B2 JPH0120561B2 JP17966383A JP17966383A JPH0120561B2 JP H0120561 B2 JPH0120561 B2 JP H0120561B2 JP 17966383 A JP17966383 A JP 17966383A JP 17966383 A JP17966383 A JP 17966383A JP H0120561 B2 JPH0120561 B2 JP H0120561B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- line
- drain
- fet
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000001939 inductive effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/10—Auxiliary devices for switching or interrupting
- H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices
Landscapes
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、電界効果トランジスタ（以下
FETと略称する）を制御素子として用いた半導
体スイツチの性能向上に関するものである。
FETと略称する）を制御素子として用いた半導
体スイツチの性能向上に関するものである。
［従来技術］
第１図に、半導体基板にFET、マイクロスト
リツプ線路を構成して成る半導体スイツチの従来
例を示す。ここでは簡単のために、単極単投スイ
ツチ（SPSTスイツチ）を用いて説明する。図中
１は半導体基板、２はFET、３はFETのソース
電極、４はFETのドレイン電極、５はFETのゲ
ート電極、６は入出力線路を構成する主線路、７
はFETのドレイン・ソース電極間を接続するイ
ンダクタ用線路、８はゲート電極５にバイアス電
圧を印加するためのバイアス回路１、９はソース
電極３およびドレイン電極４を直流的に接地電位
とするためのバイアス回路２である。これら、バ
イアス回路１，８、バイアス回路２，９は設計中
心周波数で1/4波長の長さを有するバイアス用高
インピーダンス線路１０、およびバイアス用低イ
ンピーダンス線路１１から成り、バイアス端子１
２からゲートバイアス電圧が供給され接地端子１
３は接地される。
リツプ線路を構成して成る半導体スイツチの従来
例を示す。ここでは簡単のために、単極単投スイ
ツチ（SPSTスイツチ）を用いて説明する。図中
１は半導体基板、２はFET、３はFETのソース
電極、４はFETのドレイン電極、５はFETのゲ
ート電極、６は入出力線路を構成する主線路、７
はFETのドレイン・ソース電極間を接続するイ
ンダクタ用線路、８はゲート電極５にバイアス電
圧を印加するためのバイアス回路１、９はソース
電極３およびドレイン電極４を直流的に接地電位
とするためのバイアス回路２である。これら、バ
イアス回路１，８、バイアス回路２，９は設計中
心周波数で1/4波長の長さを有するバイアス用高
インピーダンス線路１０、およびバイアス用低イ
ンピーダンス線路１１から成り、バイアス端子１
２からゲートバイアス電圧が供給され接地端子１
３は接地される。
なお、半導体基板１の裏面は全面メタライズさ
れ、マイクロストリツプ線路の地導体が構成され
ている。
れ、マイクロストリツプ線路の地導体が構成され
ている。
第２図は、第１図に示した半導体スイツチの動
作説明の図である。第２図ａは、ゲート電極に、
ピンチオフ電圧を与えたスイツチOFF状態を、
第２図ｂは、ゲート電極を、接地電圧としたスイ
ツチON状態を示す等価回路を表わしている。こ
こでバイアス回路１，８およびバイアス回路２，
９は設計中心周波数で、マイクロ波に対し、高イ
ンピーダンスを程し、マイクロ波回路に影響を与
えないよう構成されているため、第２図では図示
を省略した。第２図ａに示すように、ゲートバイ
アス電圧をピンチオフ状態にすると、ドレイン・
ソース間は、等価容量（CFET）を有するキヤパシ
タとなる。ここで、ドレイン・ソース間は、電気
長θLのインダクタ用線路７で接続されているため
概要 Ｌ＝ZL／2πf，tanθL ……(1) ：周波数 ZL：インダクタ用線路７の特性インピーダンス
の値を有するインダクタで接続されている。そこ
で、第(1)式のＬと、ドレイン・ソース間容量CFET
が、設計中心周波数で並列共振するようにインダ
クタ用線路７を構成すれば、第２図ａの等価回路
で示されるマイクロ波回路は、入射電波のほとん
どを反射し、高アイソレーシヨン状態を実現する
ようになる。
作説明の図である。第２図ａは、ゲート電極に、
ピンチオフ電圧を与えたスイツチOFF状態を、
第２図ｂは、ゲート電極を、接地電圧としたスイ
ツチON状態を示す等価回路を表わしている。こ
こでバイアス回路１，８およびバイアス回路２，
９は設計中心周波数で、マイクロ波に対し、高イ
ンピーダンスを程し、マイクロ波回路に影響を与
えないよう構成されているため、第２図では図示
を省略した。第２図ａに示すように、ゲートバイ
アス電圧をピンチオフ状態にすると、ドレイン・
ソース間は、等価容量（CFET）を有するキヤパシ
タとなる。ここで、ドレイン・ソース間は、電気
長θLのインダクタ用線路７で接続されているため
概要 Ｌ＝ZL／2πf，tanθL ……(1) ：周波数 ZL：インダクタ用線路７の特性インピーダンス
の値を有するインダクタで接続されている。そこ
で、第(1)式のＬと、ドレイン・ソース間容量CFET
が、設計中心周波数で並列共振するようにインダ
クタ用線路７を構成すれば、第２図ａの等価回路
で示されるマイクロ波回路は、入射電波のほとん
どを反射し、高アイソレーシヨン状態を実現する
ようになる。
一方、第２図ｂのように、ゲートバイアス電圧
を接地電位とすると、ドレイン・ソース間は、抵
抗、（RFET）成分を呈するようになる。このとき、
インダクタ用線路７は、ドレイン・ソース間がほ
ぼ同電位となるため、インダクタ線路７両端で同
相励振され、インダクタ用線路７の中間が電気壁
となる。したがつて、この電気長θLを有するイン
ダクタ用線路７は、電気長θL／２の先端開放サセ
プタンスをソース電極３、ドレイン電極４に接続
したと等価な影響を与える。一般に電気長θL、
90゜以下となるから上記サセプタンス値は BL＝１／ZLtan（θL／２） ……(2) で与えられ、容量性サセプタンスとなる。これを
第２図ｂではキヤパシタンスCLで表わす。
を接地電位とすると、ドレイン・ソース間は、抵
抗、（RFET）成分を呈するようになる。このとき、
インダクタ用線路７は、ドレイン・ソース間がほ
ぼ同電位となるため、インダクタ線路７両端で同
相励振され、インダクタ用線路７の中間が電気壁
となる。したがつて、この電気長θLを有するイン
ダクタ用線路７は、電気長θL／２の先端開放サセ
プタンスをソース電極３、ドレイン電極４に接続
したと等価な影響を与える。一般に電気長θL、
90゜以下となるから上記サセプタンス値は BL＝１／ZLtan（θL／２） ……(2) で与えられ、容量性サセプタンスとなる。これを
第２図ｂではキヤパシタンスCLで表わす。
ここで、θLが十分短かく、容量性サセプタンス
値BLが、小さいならば、第２図ｂにおいて、主
線路６を伝搬するマイクロ波に与える影響は少な
いが、CFETが小さく高アイソレーシヨンを得るた
めに大きいＬが必要な場合はθLが長くなり、スイ
ツチON状態の反射増大、損失増加を招くという
問題点があつた。
値BLが、小さいならば、第２図ｂにおいて、主
線路６を伝搬するマイクロ波に与える影響は少な
いが、CFETが小さく高アイソレーシヨンを得るた
めに大きいＬが必要な場合はθLが長くなり、スイ
ツチON状態の反射増大、損失増加を招くという
問題点があつた。
［発明の概要］
この発明はかかる問題点を改善する目的でなさ
れたもので、FETゲート電極にリアクタンス負
荷を接続し、スイツチON状態の反射低減、損失
低減を図つた半導体スイツチを提案するものであ
る。
れたもので、FETゲート電極にリアクタンス負
荷を接続し、スイツチON状態の反射低減、損失
低減を図つた半導体スイツチを提案するものであ
る。
［発明の実施例］
第３図にこの発明の実施例を示す。
従来の半導体スイツチに比べ、ゲート電極５
に、整合用線路１４が接続されている点が異なつ
ている。
に、整合用線路１４が接続されている点が異なつ
ている。
第３図に示した実施例の動作説明は第４図を用
いて行なう。
いて行なう。
第４図ａはゲートバイアス電圧をピンチオフ電
圧にしたスイツチOFF状態の等価回路を示す。
FETのドレイン・ソース間容量CFETは、FETの
中心に位置するゲート電極で分割して考えると第
４図ａのようにドレイン、ゲート間、ソース・ゲ
ート間容量をそれぞれ2CFETと見なすことができ
る。
圧にしたスイツチOFF状態の等価回路を示す。
FETのドレイン・ソース間容量CFETは、FETの
中心に位置するゲート電極で分割して考えると第
４図ａのようにドレイン、ゲート間、ソース・ゲ
ート間容量をそれぞれ2CFETと見なすことができ
る。
ここで、整合用マイクロストリツプ線路１４の
電気長θMは180゜以下90゜以上とし、誘導性サセプ
タンスBMをゲート電極に装荷する。
電気長θMは180゜以下90゜以上とし、誘導性サセプ
タンスBMをゲート電極に装荷する。
すなわちBMは
BM＝１／ZMtan（θM） ……(3)
ZM：整合用インダクタ線路１４の特性
インピーダンス
で与えられる。これを第４図ａの等価回路ではイ
ンダクタンスLMで示している。
ンダクタンスLMで示している。
この誘導性サセプタンスは、FETのドレイ
ン・ソース間容量CFETとインダクタ用線路７から
成る並列共振回路の閉ループ外に装荷されるた
め、この共振回路に影響を与えない。
ン・ソース間容量CFETとインダクタ用線路７から
成る並列共振回路の閉ループ外に装荷されるた
め、この共振回路に影響を与えない。
すなわち、整合用線路１４を装荷しても、本発
明による半導体スイツチでは、従来と同程度の高
アイソレーシヨンと得ることができる。
明による半導体スイツチでは、従来と同程度の高
アイソレーシヨンと得ることができる。
これに対し、第４図ｂに示すスイツチON状態
においては、インダクタ用線路７による容量性サ
セプタンスBLと整合用線路１４による誘導性サ
セプタンスBMが並列に主線路に装荷される。
においては、インダクタ用線路７による容量性サ
セプタンスBLと整合用線路１４による誘導性サ
セプタンスBMが並列に主線路に装荷される。
ここで、FETのドレイン・ソース間抵抗RFET
は一般に数オーム以下と十分小さいため、整合用
線路１４の電極長θMを適切に選定すれば、インダ
クタ用線路７との間で並列共振状態を作ることが
できる。
は一般に数オーム以下と十分小さいため、整合用
線路１４の電極長θMを適切に選定すれば、インダ
クタ用線路７との間で並列共振状態を作ることが
できる。
すなわち、このときの整合用線路１４の電気長
θMは(2)式，(3)式より θM＝tan-1（2ZM／ZLtan（θL／２）） で与えられる。
θMは(2)式，(3)式より θM＝tan-1（2ZM／ZLtan（θL／２）） で与えられる。
この状態では、スイツチON状態に主線路６に
並列装荷される不要なサセプタンスがなくなり、
反射特性の改善、損失低減を図ることができる。
並列装荷される不要なサセプタンスがなくなり、
反射特性の改善、損失低減を図ることができる。
ところで、上記説明では、この発明を単極単投
スイツチ（SPSTスイツチ）に適用した場合につ
いて説明したが、単極多投スイツチ（SPMTス
イツチ）に使用できることはいうまでもない。
スイツチ（SPSTスイツチ）に適用した場合につ
いて説明したが、単極多投スイツチ（SPMTス
イツチ）に使用できることはいうまでもない。
さらに、単極双投スイツチ（SPDTスイツチ）
を組み合わせて構成する移相器に使用しても良
い。
を組み合わせて構成する移相器に使用しても良
い。
［発明の効果］
この発明は以上説明したとおり、FETゲート
電極に、誘導性リアクタンスを呈するマイクロス
トリツプ線路を接続することによりスイツチ
OFF状態の高アイソレーシヨンには影響を与え
ずスイツチON状態の反射を抑え、損失の低減を
図ることができる。
電極に、誘導性リアクタンスを呈するマイクロス
トリツプ線路を接続することによりスイツチ
OFF状態の高アイソレーシヨンには影響を与え
ずスイツチON状態の反射を抑え、損失の低減を
図ることができる。
第１図は、従来の単極単投スイツチの構成を示
す図、第２図は、第１図の動作説明図、第３図
は、この発明の半導体スイツチの一実施例を示す
図、第４図は、第３図の動作説明図である。 図中、１は半導体基板、２はFET、３はソー
ス電極、４はドレイン電極、５はゲート電極、６
は主線路、７はインダクタ用線路、８はバイアス
回路１、９はバイアス回路２、１０はバイアス用
高インピーダンス線路、１１はバイアス用低イン
ピーダンス線路、１２はバイアス端子、１３は接
地端子、１４は整合用線路である。なお、図中、
同一あるいは相当部分には同一符号を付して示し
てある。
す図、第２図は、第１図の動作説明図、第３図
は、この発明の半導体スイツチの一実施例を示す
図、第４図は、第３図の動作説明図である。 図中、１は半導体基板、２はFET、３はソー
ス電極、４はドレイン電極、５はゲート電極、６
は主線路、７はインダクタ用線路、８はバイアス
回路１、９はバイアス回路２、１０はバイアス用
高インピーダンス線路、１１はバイアス用低イン
ピーダンス線路、１２はバイアス端子、１３は接
地端子、１４は整合用線路である。なお、図中、
同一あるいは相当部分には同一符号を付して示し
てある。
Claims (1)
- １ 半導体基板に構成した電界効果トランジスタ
のドレイン電極、ソース電極にそれぞれ同一の半
導体基板に構成したマイクロストリツプ線路を接
続して入出力線路とし、かつ、上記電界効果トラ
ンジスタのドレイン・ソース電極間を同じく同一
の半導体基板に構成したマイクロストリツプ線路
で接続し、さらに、上記電界効果トランジスタの
ゲート電極にバイアス電圧を印加するためのバイ
アス回路を設けて成る半導体スイツチにおいて、
上記ゲート電極に電界効果トランジスタと同一の
基板に構成したマイクロストリツプ線路で成るリ
アクタンス負荷を接続し、このリアクタンス負荷
により上記電界効果トランジスタが導通状態の場
合に上記電界効果トランジスタのドレイン・ソー
ス電極間を接続したマイクロストリツプ線路が呈
するリアクタンス成分を打ち消す構成としたこと
を特徴とする半導体スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17966383A JPS6072302A (ja) | 1983-09-28 | 1983-09-28 | 半導体スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17966383A JPS6072302A (ja) | 1983-09-28 | 1983-09-28 | 半導体スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072302A JPS6072302A (ja) | 1985-04-24 |
| JPH0120561B2 true JPH0120561B2 (ja) | 1989-04-17 |
Family
ID=16069697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17966383A Granted JPS6072302A (ja) | 1983-09-28 | 1983-09-28 | 半導体スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072302A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0777321B2 (ja) * | 1987-02-12 | 1995-08-16 | 三菱電機株式会社 | マイクロ波半導体スイツチ |
| JPH01142202U (ja) * | 1988-03-24 | 1989-09-29 | ||
| JPH0522984Y2 (ja) * | 1988-10-05 | 1993-06-14 | ||
| JPH0353610A (ja) * | 1989-07-20 | 1991-03-07 | Murata Mfg Co Ltd | バンドパスフィルタ |
| JPH07101801B2 (ja) * | 1989-08-09 | 1995-11-01 | 三菱電機株式会社 | ローデットライン形移相器 |
-
1983
- 1983-09-28 JP JP17966383A patent/JPS6072302A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6072302A (ja) | 1985-04-24 |
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