JPH0744362B2 - 移相器 - Google Patents
移相器Info
- Publication number
- JPH0744362B2 JPH0744362B2 JP1141247A JP14124789A JPH0744362B2 JP H0744362 B2 JPH0744362 B2 JP H0744362B2 JP 1141247 A JP1141247 A JP 1141247A JP 14124789 A JP14124789 A JP 14124789A JP H0744362 B2 JPH0744362 B2 JP H0744362B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- bias
- transmission line
- phase shifter
- frequency transmission
- Prior art date
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- Expired - Fee Related
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スイッチング素子を制御素子として用いた
移相器、特に分岐線路を用いることなく小形化した移相
器に関するものである。
移相器、特に分岐線路を用いることなく小形化した移相
器に関するものである。
第６図は、例えば「アイイーイーイー・トランザクショ
ンズ・オン・アイクロウェーブ・セオリー・アンド・テ
クニークス（IEEE Transactions on Microwave theory
and Techniques）」Vol.MTT−33、No.12（1985年12
月）、第1591〜1596ページに開示された従来の移相器を
示す回路構成図である。図において、（１）は高周波伝
送路、（２）はこの高周波伝送路（１）から分岐された
分岐線路であり、これらの分岐線路（２）、（２）間の
高周波伝送路（１）の長さは中心周波数で概略π/2の電
気長すなわち1/4波長の長さである。各分岐線路（２）
の先端には、スイッチング素子例えば電界効果トランジ
スタ（以下、FETと略称する。）（３）のドレイン電極
（４）が接続されている。ソース電極（４）が接続され
ている。ソース電極（５）は接地されている。また、ゲ
ート電極（６）には、外部から動作信号例えばバイアス
電圧が印加されるようになっているが、ここではこのバ
イアス電圧を印加するための回路およびドレイン電極
（４）とソース電極（５）とを同電位とするためのDCリ
ターン回路は図示されていない。
ンズ・オン・アイクロウェーブ・セオリー・アンド・テ
クニークス（IEEE Transactions on Microwave theory
and Techniques）」Vol.MTT−33、No.12（1985年12
月）、第1591〜1596ページに開示された従来の移相器を
示す回路構成図である。図において、（１）は高周波伝
送路、（２）はこの高周波伝送路（１）から分岐された
分岐線路であり、これらの分岐線路（２）、（２）間の
高周波伝送路（１）の長さは中心周波数で概略π/2の電
気長すなわち1/4波長の長さである。各分岐線路（２）
の先端には、スイッチング素子例えば電界効果トランジ
スタ（以下、FETと略称する。）（３）のドレイン電極
（４）が接続されている。ソース電極（４）が接続され
ている。ソース電極（５）は接地されている。また、ゲ
ート電極（６）には、外部から動作信号例えばバイアス
電圧が印加されるようになっているが、ここではこのバ
イアス電圧を印加するための回路およびドレイン電極
（４）とソース電極（５）とを同電位とするためのDCリ
ターン回路は図示されていない。
従来の移相器は上述したように構成され、以下に詳述す
るようにしてFET（３）のゲート電極（６）へバイアス
電圧を印加することによりデジタル形移相器として動作
する。
るようにしてFET（３）のゲート電極（６）へバイアス
電圧を印加することによりデジタル形移相器として動作
する。
FET（３）のゲート電極（６）に印加するバイアス電圧
を0vとピンチオフ電圧とに切り換えた場合に、FET
（３）はそれぞれ第７図（ａ）に示す抵抗と第７図
（ｂ）に示すキャパシタとして等価的に表すことができ
る。つまり、このようにしてバイアス電圧を変えること
により、FET（３）のインピーダンスが変化する。この
結果、高周波伝送路（１）に並列装荷されるサセプタン
ス値が２の値に変化する。高周波伝送路（１）を通過す
る電波例えばマイクロ波の位相は上記サセプタンス値に
応じて変化するので、各分岐線路（２）の長さと特徴イ
ンピーダンスとを適切に選び、かつ上記サセプタンス値
を適切に設定することにより、移相器として所要の移相
量を得ることができる。この移相器において、所定の移
相量を得てかつ反射特性を良好とするためには、バイア
ス電圧が0v時とピンチオフ電圧時とでそれぞれ容量性と
誘導性の小さなサセプタンスを装荷する構成であればよ
く、これを実現するためには分岐線路（２）は概略π/2
〜３π/2の電気長近くの高インピーダンス線路となる。
この際、上述した小さなサセプタンスが概略π/2の電気
長離れて装荷されるようになっているため、中心周波数
の近傍ではさらに良好な反射特性を得ることができる。
を0vとピンチオフ電圧とに切り換えた場合に、FET
（３）はそれぞれ第７図（ａ）に示す抵抗と第７図
（ｂ）に示すキャパシタとして等価的に表すことができ
る。つまり、このようにしてバイアス電圧を変えること
により、FET（３）のインピーダンスが変化する。この
結果、高周波伝送路（１）に並列装荷されるサセプタン
ス値が２の値に変化する。高周波伝送路（１）を通過す
る電波例えばマイクロ波の位相は上記サセプタンス値に
応じて変化するので、各分岐線路（２）の長さと特徴イ
ンピーダンスとを適切に選び、かつ上記サセプタンス値
を適切に設定することにより、移相器として所要の移相
量を得ることができる。この移相器において、所定の移
相量を得てかつ反射特性を良好とするためには、バイア
ス電圧が0v時とピンチオフ電圧時とでそれぞれ容量性と
誘導性の小さなサセプタンスを装荷する構成であればよ
く、これを実現するためには分岐線路（２）は概略π/2
〜３π/2の電気長近くの高インピーダンス線路となる。
この際、上述した小さなサセプタンスが概略π/2の電気
長離れて装荷されるようになっているため、中心周波数
の近傍ではさらに良好な反射特性を得ることができる。
従来の移相器では、低い周波数で使用する場合に良好な
反射特性を得ようとすれば分岐線路が長くなり、移相器
自体が大形化するという問題点があった。
反射特性を得ようとすれば分岐線路が長くなり、移相器
自体が大形化するという問題点があった。
この発明は、このような問題点を解決するためになされ
たもので、小形化した移相器を得ることを目的とする。
たもので、小形化した移相器を得ることを目的とする。
この発明による移相器は、第１のFETと第２のFETが直列
に接続されて形成された直列接続体であって、高周波伝
送路に並列に接続された前記直列接続体と、前記FETの
どちらか一方と電気的に接続された誘導性回路と、前記
第１のFETの制御電極と電気的に接続された第１のバイ
アス手段と、前記第２のFETの制御電極と電気的に接続
された第２のバイアス手段とを備え、前記第１のバイア
ス手段に前記FETのピンチオフ電圧を印加しかつ前記第
２のバイアス手段に0Vを印加する第１のバイアス状態で
は前記第１のFETが誘導性サセプタンスを前記高周波伝
送路に呈し、前記第１のバイアス手段に0Vを印加しかつ
前記第２のバイアス手段に前記ピンチオフ電圧を印加す
る第２のバイアス状態では前記第２のFETが容量性サセ
プタンスを前記高周波伝送路に呈するようにしたもので
ある。
に接続されて形成された直列接続体であって、高周波伝
送路に並列に接続された前記直列接続体と、前記FETの
どちらか一方と電気的に接続された誘導性回路と、前記
第１のFETの制御電極と電気的に接続された第１のバイ
アス手段と、前記第２のFETの制御電極と電気的に接続
された第２のバイアス手段とを備え、前記第１のバイア
ス手段に前記FETのピンチオフ電圧を印加しかつ前記第
２のバイアス手段に0Vを印加する第１のバイアス状態で
は前記第１のFETが誘導性サセプタンスを前記高周波伝
送路に呈し、前記第１のバイアス手段に0Vを印加しかつ
前記第２のバイアス手段に前記ピンチオフ電圧を印加す
る第２のバイアス状態では前記第２のFETが容量性サセ
プタンスを前記高周波伝送路に呈するようにしたもので
ある。
この発明においては、低周波数化に伴い大形化する分布
定数線路で構成される分岐線路に変え、周波数によらず
大きさを一定にできる集中定数素子を用いているため、
小形の移相器を得ることができる。
定数線路で構成される分岐線路に変え、周波数によらず
大きさを一定にできる集中定数素子を用いているため、
小形の移相器を得ることができる。
以下、この発明の一実施例を添付図面について説明す
る。
る。
第１図はこの発明の一実施例を示す回路構成図であり、
図において（７）は基板例えば半導体基板、（１）はこ
の半導体基板（７）上に形成された高周波伝送路である
が、従来例と違って分岐線路を持っていない。（８），
（９）はそれぞれ第１、第２のスイッチング素子例えば
FETであり、また（４），（５），（６）は従来例と同
様にそれぞれドレイン電極、ソース電極、ゲート電極で
ある。（10）は第１のFET（８）の、ドレイン電極
（４）、ソース電極（５）間に接続された誘導性回路例
えばスパイラルインダクタである。第１のFET（８）の
ドレイン電極（４）同士は中心周波数において概略π/2
の電気長互いに離れて高周波伝送路（１）により接続さ
れ、各ソース電極（５）はそれぞれ第２のFET（９）の
ドレイン電極（４）に接続されている。また、第２のFE
T（９）のソース電極（５）はバイアスホール（11）を
介して接地されている。さらに、第１、第２のFET
（８），（９）のゲート電極（６）には、それぞれ第
１、第２のバイアス抵抗（12）、（13）の一端が接続さ
れている。第１、第２のバイアス抵抗（12），（13）の
他端は半導体基板（７）上に構成したそれぞれ第１、第
２のキャパシタ（14）、（15）の一方の電極に接続さ
れ、さらにこの一方の電極とそれぞれ第１、第２のバイ
アス端子（16）、（17）とを接続する第１、第２のバイ
アス用線路（18），（19）が設けられている。第１、第
２のキャパシタ（14）、（15）の他方の電極はバイアス
ホール（11）に接続されて接地されている。この構成を
わかりやく示すため、第２図に等価回路図を示す。
図において（７）は基板例えば半導体基板、（１）はこ
の半導体基板（７）上に形成された高周波伝送路である
が、従来例と違って分岐線路を持っていない。（８），
（９）はそれぞれ第１、第２のスイッチング素子例えば
FETであり、また（４），（５），（６）は従来例と同
様にそれぞれドレイン電極、ソース電極、ゲート電極で
ある。（10）は第１のFET（８）の、ドレイン電極
（４）、ソース電極（５）間に接続された誘導性回路例
えばスパイラルインダクタである。第１のFET（８）の
ドレイン電極（４）同士は中心周波数において概略π/2
の電気長互いに離れて高周波伝送路（１）により接続さ
れ、各ソース電極（５）はそれぞれ第２のFET（９）の
ドレイン電極（４）に接続されている。また、第２のFE
T（９）のソース電極（５）はバイアスホール（11）を
介して接地されている。さらに、第１、第２のFET
（８），（９）のゲート電極（６）には、それぞれ第
１、第２のバイアス抵抗（12）、（13）の一端が接続さ
れている。第１、第２のバイアス抵抗（12），（13）の
他端は半導体基板（７）上に構成したそれぞれ第１、第
２のキャパシタ（14）、（15）の一方の電極に接続さ
れ、さらにこの一方の電極とそれぞれ第１、第２のバイ
アス端子（16）、（17）とを接続する第１、第２のバイ
アス用線路（18），（19）が設けられている。第１、第
２のキャパシタ（14）、（15）の他方の電極はバイアス
ホール（11）に接続されて接地されている。この構成を
わかりやく示すため、第２図に等価回路図を示す。
この発明の移相器は上述したように構成されており、以
下にその動作説明を詳しく行う。
下にその動作説明を詳しく行う。
第３図（ａ）は、第１のバイアス端子（16）にDCリター
ン回路（図示せず）を介してピンチオフ電圧を印加し、
かつ第２のバイアス端子（17）に0vを印加した場合（こ
の場合を第１のバイアス状態と呼ぶ）の等価回路図を示
す。ここで、第１のFET（８）によるドレイン・ソース
間のキャパシタC1が呈するインピーダンスに対して、ス
パイラルインダクタ（10）が呈するインピーダンスが所
要の周波数で小さくなるようにしてＬの値を設定するこ
とにより、上述したC1とＬとの並列回路は等価的にイン
ダクタLeで表わされる。一方、第２のFET（９）のドレ
イン・ソース間の抵抗R1の大きさがインダクタLeの呈す
るインピーダンスに比べて十分小さいためR1の大きさを
無視できる。このため、第２のFET（９）のドレイン・
ソース間は短絡と考えてよい。従って、第３図（ａ）の
等価回路は更に第３図（ｂ）の等価回路図で表わされ
る。この場合には、インダクタLeによる誘導性サセプタ
ンスが高周波伝送路（１）に装荷される結果、高周波伝
送路（１）を伝搬する電波の位相が進む。
ン回路（図示せず）を介してピンチオフ電圧を印加し、
かつ第２のバイアス端子（17）に0vを印加した場合（こ
の場合を第１のバイアス状態と呼ぶ）の等価回路図を示
す。ここで、第１のFET（８）によるドレイン・ソース
間のキャパシタC1が呈するインピーダンスに対して、ス
パイラルインダクタ（10）が呈するインピーダンスが所
要の周波数で小さくなるようにしてＬの値を設定するこ
とにより、上述したC1とＬとの並列回路は等価的にイン
ダクタLeで表わされる。一方、第２のFET（９）のドレ
イン・ソース間の抵抗R1の大きさがインダクタLeの呈す
るインピーダンスに比べて十分小さいためR1の大きさを
無視できる。このため、第２のFET（９）のドレイン・
ソース間は短絡と考えてよい。従って、第３図（ａ）の
等価回路は更に第３図（ｂ）の等価回路図で表わされ
る。この場合には、インダクタLeによる誘導性サセプタ
ンスが高周波伝送路（１）に装荷される結果、高周波伝
送路（１）を伝搬する電波の位相が進む。
他方、第４図（ａ）は第１のバイアス端子（16）に0vを
印加し、かつ第２のバイアス端子（17）にピンチオフ電
圧を印加した場合（この場合を第２のバイアス状態と呼
ぶ）の等価回路図を示す。ここで、第１のFET（８）の
ドレイン・ソース間の抵抗R2の大きさがＬの呈するイン
ピーダンスに比べて十分小さいため、第１のFET（８）
のドレイン・ソース間は短絡と考えてよい。従って、第
４図（ａ）の等価回路は更に第４図（ｂ）の等価回路図
で表わされる。この場合には、キャパシタC2による容量
性サセプタンスが高周波伝送路（１）に装荷される結
果、高周波伝送路（１）を伝搬する電波の位相が遅れ
る。
印加し、かつ第２のバイアス端子（17）にピンチオフ電
圧を印加した場合（この場合を第２のバイアス状態と呼
ぶ）の等価回路図を示す。ここで、第１のFET（８）の
ドレイン・ソース間の抵抗R2の大きさがＬの呈するイン
ピーダンスに比べて十分小さいため、第１のFET（８）
のドレイン・ソース間は短絡と考えてよい。従って、第
４図（ａ）の等価回路は更に第４図（ｂ）の等価回路図
で表わされる。この場合には、キャパシタC2による容量
性サセプタンスが高周波伝送路（１）に装荷される結
果、高周波伝送路（１）を伝搬する電波の位相が遅れ
る。
このように、バイアス電圧でFETを容量性の状態と抵抗
性の状態とに切り換えることにより位相を変化させるこ
とができる。所要の移相量を得るためには、L,C1,C2の
値を適切に設定する必要があるが、これはスパイラルイ
ンダクタンス（10）の形状およびFETの形状の適切な設
計により実現可能である。なお、第１のFET（８）、
（８）間の間隔を中心周波数で概略π/2の電気長として
いるため、高周波伝送路（１）にサセプタンスが装荷さ
れることによる反射は打ち消され、良好な反射特性の移
相器を得ることができる。
性の状態とに切り換えることにより位相を変化させるこ
とができる。所要の移相量を得るためには、L,C1,C2の
値を適切に設定する必要があるが、これはスパイラルイ
ンダクタンス（10）の形状およびFETの形状の適切な設
計により実現可能である。なお、第１のFET（８）、
（８）間の間隔を中心周波数で概略π/2の電気長として
いるため、高周波伝送路（１）にサセプタンスが装荷さ
れることによる反射は打ち消され、良好な反射特性の移
相器を得ることができる。
上述した実施例では誘導性回路としてスパイラルインダ
クタを用いた場合について述べたが、これに限らず、ス
パイラル状となっていないマイクロストリップ線路、あ
るいはコイル等で構成してもよい。
クタを用いた場合について述べたが、これに限らず、ス
パイラル状となっていないマイクロストリップ線路、あ
るいはコイル等で構成してもよい。
また、誘導性回路を第１のスイッチング素子と並列に接
続したが、第２のスイッチング素子と並列に接続した
り、或は直列に接続しても良い。
続したが、第２のスイッチング素子と並列に接続した
り、或は直列に接続しても良い。
更に、第１および第２のスイッチング素子は容量性と抵
抗性との二つの状態に切換えられるものなら、FET以外
のものでも良い。
抗性との二つの状態に切換えられるものなら、FET以外
のものでも良い。
また、より一層の小型化のため、第５図に示すように、
π/2の電気長の伝送路を構成するスパイラルインダクタ
（20）とキャパシタ（21）とからなる回路を用いて、中
心周波数で概略π/2の電気長を実現してもよい。
π/2の電気長の伝送路を構成するスパイラルインダクタ
（20）とキャパシタ（21）とからなる回路を用いて、中
心周波数で概略π/2の電気長を実現してもよい。
以上、詳述したように、この発明は、第１のFETと第２
のFETが直列に接続されて形成された直列接続体であっ
て、高周波伝送路に並列に接続された前記直列接続体
と、前記FETのどちらか一方と電気的に接続された誘電
性回路と、前記第１のFETの制御電圧と電気的に接続さ
れた第１のバイアス手段と、前記第２のFETの制御電極
と電気的に接続された第２のバイアス手段とを設けたこ
とにより、移相器を小形化することができると云う効果
を奏する。
のFETが直列に接続されて形成された直列接続体であっ
て、高周波伝送路に並列に接続された前記直列接続体
と、前記FETのどちらか一方と電気的に接続された誘電
性回路と、前記第１のFETの制御電圧と電気的に接続さ
れた第１のバイアス手段と、前記第２のFETの制御電極
と電気的に接続された第２のバイアス手段とを設けたこ
とにより、移相器を小形化することができると云う効果
を奏する。
第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図に示した実施例の等価回路図、第３図および第
４図はこの発明の動作を説明するための等価回路図、第
５図はこの発明の他の実施例を示す回路構成図、第６図
は従来の移相器を示す回路構成図、第７図はFETの等価
回路図である。 （１）は高周波伝送路、（８）は第１のFET、（９）は
第２のFET、（10）はスパイラルインダクタ、（12）は
第１のバイアス抵抗、（13）は第２のバイアス抵抗、
（14）は第１のキャパシタ、（15）は第２のキャパシ
タ、（16）は第１のバイアス端子、（17）は第２のバイ
アス端子、（18）は第１のバイアス用線路。（19）は第
２のバイアス用線路である。 なお、図中、同一符号は同一または相当部分を示す。
は第１図に示した実施例の等価回路図、第３図および第
４図はこの発明の動作を説明するための等価回路図、第
５図はこの発明の他の実施例を示す回路構成図、第６図
は従来の移相器を示す回路構成図、第７図はFETの等価
回路図である。 （１）は高周波伝送路、（８）は第１のFET、（９）は
第２のFET、（10）はスパイラルインダクタ、（12）は
第１のバイアス抵抗、（13）は第２のバイアス抵抗、
（14）は第１のキャパシタ、（15）は第２のキャパシ
タ、（16）は第１のバイアス端子、（17）は第２のバイ
アス端子、（18）は第１のバイアス用線路。（19）は第
２のバイアス用線路である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】第１のFETと第２のFETが直列に接続されて
形成された直列接続体であって、高周波伝送路に並列に
接続された前記直列接続体と、前記FETのどちらか一方
と電気的に接続された誘導性回路と、前記第１のFETの
制御電極と電気的に接続された第１のバイアス手段と、
前記第２のFETの制御電極と電気的に接続された第２の
バイアス手段とを備え、前記第１のバイアス手段に前記
FETのピンチオフ電圧を印加しかつ前記第２のバイアス
手段に0Vを印加する第１のバイアス状態では前記第１の
FETが誘導性サセプタンスを前記高周波伝送路に呈し、
前記第１のバイアス手段に0Vを印加しかつ前記第２のバ
イアス手段に前記ピンチオフ電圧を印加する第２のバイ
アス状態では前記第２のFETが容量性サセプタンスを前
記高周波伝送路に呈することを特徴とする移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141247A JPH0744362B2 (ja) | 1989-06-05 | 1989-06-05 | 移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141247A JPH0744362B2 (ja) | 1989-06-05 | 1989-06-05 | 移相器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH037401A JPH037401A (ja) | 1991-01-14 |
| JPH0744362B2 true JPH0744362B2 (ja) | 1995-05-15 |
Family
ID=15287505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1141247A Expired - Fee Related JPH0744362B2 (ja) | 1989-06-05 | 1989-06-05 | 移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744362B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998047B1 (en) | 1997-02-26 | 2006-02-14 | Millipore Corporation | Cast membrane structures for sample preparation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918416A (ja) * | 1972-06-12 | 1974-02-18 |
-
1989
- 1989-06-05 JP JP1141247A patent/JPH0744362B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH037401A (ja) | 1991-01-14 |
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