JP2000165203A - アクティブバラン回路 - Google Patents
アクティブバラン回路Info
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Abstract
(57)【要約】
【課題】 マイクロ波帯域でも各出力ポートから安定し
て同一振幅で互いに１８０度位相が異なる出力が得られ
るアクティブバラン回路を提供すること。 【解決手段】 このアクティブバラン回路は、第１のＦ
ＥＴ（既存のＦＥＴ）１０におけるゲート側に入力ポー
ト１が接続され、ドレイン側に第２のＦＥＴ１１のゲー
ト及びソースの短絡部、及び第１のキャパシタＣ１を介
在させた第１の出力ポート２が並列接続され、ソース側
に第３のＦＥＴ１２のドレイン側、及び第２のキャパシ
タＣ２を介在させた第２の出力ポート３が並列接続され
ると共に、ゲート側に第３の抵抗Ｒ３が並列接続された
上で接地され、且つ第２のＦＥＴ１１のドレイン側にド
レイン電圧ＶＤを印加するための端子が接続され、第３
のＦＥＴ１２のゲート及びソースの短絡部が接地接続さ
れ、第２のキャパシタＣ２及び第２の出力ポート３の間
には位相差調整用の伝送線路４が介挿されて成る。
て同一振幅で互いに１８０度位相が異なる出力が得られ
るアクティブバラン回路を提供すること。 【解決手段】 このアクティブバラン回路は、第１のＦ
ＥＴ（既存のＦＥＴ）１０におけるゲート側に入力ポー
ト１が接続され、ドレイン側に第２のＦＥＴ１１のゲー
ト及びソースの短絡部、及び第１のキャパシタＣ１を介
在させた第１の出力ポート２が並列接続され、ソース側
に第３のＦＥＴ１２のドレイン側、及び第２のキャパシ
タＣ２を介在させた第２の出力ポート３が並列接続され
ると共に、ゲート側に第３の抵抗Ｒ３が並列接続された
上で接地され、且つ第２のＦＥＴ１１のドレイン側にド
レイン電圧ＶＤを印加するための端子が接続され、第３
のＦＥＴ１２のゲート及びソースの短絡部が接地接続さ
れ、第２のキャパシタＣ２及び第２の出力ポート３の間
には位相差調整用の伝送線路４が介挿されて成る。
Description
【０００１】
【発明の属する技術分野】本発明は、主として電界効果
トランジスタ（以下、ＦＥＴとする）のゲートをを入力
ポートとし、且つドレインとソースとをそれぞれ出力ポ
ートとするアクティブバラン回路であって、詳しくは各
出力ポートから同一振幅で互いに１８０度位相が異なる
出力が得られるようにしたアクティブバラン回路に関す
る。
トランジスタ（以下、ＦＥＴとする）のゲートをを入力
ポートとし、且つドレインとソースとをそれぞれ出力ポ
ートとするアクティブバラン回路であって、詳しくは各
出力ポートから同一振幅で互いに１８０度位相が異なる
出力が得られるようにしたアクティブバラン回路に関す
る。
【０００２】
【従来の技術】従来、この種のアクティブバラン回路
は、ＦＥＴにおけるゲート側から入力電力を入力し、ド
レイン側とソース側とから出力電力を同一振幅で互いに
１８０度位相が異なるように分配して出力するものとし
て知られている。
は、ＦＥＴにおけるゲート側から入力電力を入力し、ド
レイン側とソース側とから出力電力を同一振幅で互いに
１８０度位相が異なるように分配して出力するものとし
て知られている。
【０００３】図７は、従来のアクティブバラン回路の一
例を示した回路図である。このアクティブバラン回路
は、ＦＥＴ１０におけるゲート側に入力ポート１が接続
され、ドレイン側に第１の抵抗Ｒ１を介在させたドレイ
ン電圧ＶＤを印加するための端子、及び第１のキャパシ
タＣ１を介在させた第１の出力ポート２が並列接続さ
れ、ソース側に第２の抵抗Ｒ２を介在させた接地用に供
される導線、及び第２のキャパシタＣ２を介在させた第
２の出力ポート３が並列接続され、且つゲート・ソース
間及びゲート・ドレイン間で位相が反転されるようにな
っている。
例を示した回路図である。このアクティブバラン回路
は、ＦＥＴ１０におけるゲート側に入力ポート１が接続
され、ドレイン側に第１の抵抗Ｒ１を介在させたドレイ
ン電圧ＶＤを印加するための端子、及び第１のキャパシ
タＣ１を介在させた第１の出力ポート２が並列接続さ
れ、ソース側に第２の抵抗Ｒ２を介在させた接地用に供
される導線、及び第２のキャパシタＣ２を介在させた第
２の出力ポート３が並列接続され、且つゲート・ソース
間及びゲート・ドレイン間で位相が反転されるようにな
っている。
【０００４】このアクティブバラン回路では、第１の抵
抗Ｒ１及び第２の抵抗Ｒ２がバイアスを供給するために
用いられ、第１のキャパシタＣ１及び第２のキャパシタ
Ｃ２が直流（ＤＣ）成分カットのために用いられてお
り、入力ポート１から入力した交流信号による入力電力
を第１の出力ポート２と第２の出力ポート３とに分配し
て出力電力として出力する際、ＦＥＴ１０におけるゲー
ト・ソース間及びゲート・ドレイン間で位相が反転さ
れ、第１の出力ポート２と第２の出力ポート３とからの
出力電力が同一振幅で互いに１８０度位相が異なるもの
となる。
抗Ｒ１及び第２の抵抗Ｒ２がバイアスを供給するために
用いられ、第１のキャパシタＣ１及び第２のキャパシタ
Ｃ２が直流（ＤＣ）成分カットのために用いられてお
り、入力ポート１から入力した交流信号による入力電力
を第１の出力ポート２と第２の出力ポート３とに分配し
て出力電力として出力する際、ＦＥＴ１０におけるゲー
ト・ソース間及びゲート・ドレイン間で位相が反転さ
れ、第１の出力ポート２と第２の出力ポート３とからの
出力電力が同一振幅で互いに１８０度位相が異なるもの
となる。
【０００５】図８は、このアクティブバラン回路の振幅
特性及び位相特性を示したもので、同図（ａ）は周波数
（ＧＨｚ）における振幅差（ｄＢ）の関係を示した振幅
特性に関するもの、同図（ｂ）は周波数（ＧＨｚ）にお
ける位相差（度）の関係を示した位相特性に関するもの
である。
特性及び位相特性を示したもので、同図（ａ）は周波数
（ＧＨｚ）における振幅差（ｄＢ）の関係を示した振幅
特性に関するもの、同図（ｂ）は周波数（ＧＨｚ）にお
ける位相差（度）の関係を示した位相特性に関するもの
である。
【０００６】このアクティブバラン回路の場合、図８
（ａ）及び図８（ｂ）を参照すれば、周波数２〜３（Ｇ
Ｈｚ）における第１の出力ポート２及び第２の出力ポー
ト３の振幅差（ｄＢ）は０付近に近いマイナス値で充分
に抑制されているが、周波数２〜３（ＧＨｚ）における
第１の出力ポート２及び第２の出力ポート３の位相差
（度）の方は１８０度よりも低い約１６５度の値から周
波数の増加に伴って次第に１６０度に近い値へと減少し
ている様子が判る。
（ａ）及び図８（ｂ）を参照すれば、周波数２〜３（Ｇ
Ｈｚ）における第１の出力ポート２及び第２の出力ポー
ト３の振幅差（ｄＢ）は０付近に近いマイナス値で充分
に抑制されているが、周波数２〜３（ＧＨｚ）における
第１の出力ポート２及び第２の出力ポート３の位相差
（度）の方は１８０度よりも低い約１６５度の値から周
波数の増加に伴って次第に１６０度に近い値へと減少し
ている様子が判る。
【０００７】図９は、従来のアクティブバラン回路の他
例を示した回路図である。このアクティブバラン回路
は、先のアクティブバラン回路と比べ、ＦＥＴ１０のゲ
ート側に第３の抵抗Ｒ３が並列接続された上で接地され
ており、ソース側の第２の抵抗Ｒ２が接地されている点
が相違しており、それ以外は同じ構成になっている。こ
こでもＦＥＴ１０のゲート・ソース間及びゲート・ドレ
イン間で位相が反転され、先のアクティブバラン回路の
場合と同様に動作する。
例を示した回路図である。このアクティブバラン回路
は、先のアクティブバラン回路と比べ、ＦＥＴ１０のゲ
ート側に第３の抵抗Ｒ３が並列接続された上で接地され
ており、ソース側の第２の抵抗Ｒ２が接地されている点
が相違しており、それ以外は同じ構成になっている。こ
こでもＦＥＴ１０のゲート・ソース間及びゲート・ドレ
イン間で位相が反転され、先のアクティブバラン回路の
場合と同様に動作する。
【０００８】図１０は、このアクティブバラン回路の位
相差及び位相差誤差特性として、周波数（ＧＨｚ）にお
ける位相（ｄｅｇ）及び１８０度位相差に対する誤差
（ｄｅｇ）の関係を示したものである。
相差及び位相差誤差特性として、周波数（ＧＨｚ）にお
ける位相（ｄｅｇ）及び１８０度位相差に対する誤差
（ｄｅｇ）の関係を示したものである。
【０００９】このアクティブバラン回路の場合、図１０
を参照すれば、周波数０〜１０（ＧＨｚ）における第１
の出力ポート２の出力（出力１）及び第２の出力ポート
３の出力（出力２）に係る位相は周波数の増加に伴って
次第に１８０度未満へと外れる傾向にあり、周波数１０
ＧＨｚでは第１の出力ポート２の出力（出力１）及び第
２の出力ポート３の出力（出力２）に係る１８０度位相
差に対する誤差が４０度以上になっている様子が判る。
を参照すれば、周波数０〜１０（ＧＨｚ）における第１
の出力ポート２の出力（出力１）及び第２の出力ポート
３の出力（出力２）に係る位相は周波数の増加に伴って
次第に１８０度未満へと外れる傾向にあり、周波数１０
ＧＨｚでは第１の出力ポート２の出力（出力１）及び第
２の出力ポート３の出力（出力２）に係る１８０度位相
差に対する誤差が４０度以上になっている様子が判る。
【００１０】
【発明が解決しようとする課題】上述した図７や図９に
示した既存のＦＥＴを用いたアクティブバラン回路の場
合、何れもＦＥＴのｃｇｓのような周波数依存性を有す
る要素を無視できる低い周波数帯域では図８（ｂ）に示
したように各出力ポートからの出力における位相が互い
に反転するが、マイクロ波帯域のような高い周波数帯域
では図１０に示したようにその影響を無視できなくな
り、ＦＥＴのゲート・ソース間及びゲート・ドレイン間
で大きな位相差が生じて各出力ポートからの出力が同一
振幅で互いに１８０度位相が異なるものとならなくなっ
てしまうという問題がある。このように、各出力ポート
からの出力が同一振幅で互いに１８０度位相が異なるも
のとならないアクティブバラン回路では、ＦＥＴのドレ
イン側に接続された抵抗及びソース側に接続された抵抗
（バイアスを供給するための抵抗）のインピーダンスが
数十〜数百と低いため、伝送される信号の損失が大きく
なってしまう。
示した既存のＦＥＴを用いたアクティブバラン回路の場
合、何れもＦＥＴのｃｇｓのような周波数依存性を有す
る要素を無視できる低い周波数帯域では図８（ｂ）に示
したように各出力ポートからの出力における位相が互い
に反転するが、マイクロ波帯域のような高い周波数帯域
では図１０に示したようにその影響を無視できなくな
り、ＦＥＴのゲート・ソース間及びゲート・ドレイン間
で大きな位相差が生じて各出力ポートからの出力が同一
振幅で互いに１８０度位相が異なるものとならなくなっ
てしまうという問題がある。このように、各出力ポート
からの出力が同一振幅で互いに１８０度位相が異なるも
のとならないアクティブバラン回路では、ＦＥＴのドレ
イン側に接続された抵抗及びソース側に接続された抵抗
（バイアスを供給するための抵抗）のインピーダンスが
数十〜数百と低いため、伝送される信号の損失が大きく
なってしまう。
【００１１】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、マイクロ波帯域で
も各出力ポートから安定して同一振幅で互いに１８０度
位相が異なる出力が得られ、高周波数帯域の適用が可能
なアクティブバラン回路を提供することにある。
なされたもので、その技術的課題は、マイクロ波帯域で
も各出力ポートから安定して同一振幅で互いに１８０度
位相が異なる出力が得られ、高周波数帯域の適用が可能
なアクティブバラン回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、ＦＥＴ
におけるゲート側に入力ポートが接続され、ドレイン側
に第１の抵抗を介在させたドレイン電圧を印加するため
の端子、及び第１のキャパシタを介在させた第１の出力
ポートが並列接続され、ソース側に第２の抵抗を介在さ
せた接地用に供される導線、及び第２のキャパシタを介
在させた第２の出力ポートが並列接続され、更に、ゲー
ト・ソース間及びゲート・ドレイン間で位相が反転され
ることで該第１の出力ポートと該第２の出力ポートとか
らの出力を同一振幅で互いに１８０度位相が異なるもの
とするアクティブバラン回路において、ソース側におけ
る第２の出力ポート又は第２のキャパシタ及び該第２の
出力ポートの間に第３のキャパシタを並列に介挿した上
で接地用に供される導線が接続されて成るアクティブバ
ラン回路が得られる。
におけるゲート側に入力ポートが接続され、ドレイン側
に第１の抵抗を介在させたドレイン電圧を印加するため
の端子、及び第１のキャパシタを介在させた第１の出力
ポートが並列接続され、ソース側に第２の抵抗を介在さ
せた接地用に供される導線、及び第２のキャパシタを介
在させた第２の出力ポートが並列接続され、更に、ゲー
ト・ソース間及びゲート・ドレイン間で位相が反転され
ることで該第１の出力ポートと該第２の出力ポートとか
らの出力を同一振幅で互いに１８０度位相が異なるもの
とするアクティブバラン回路において、ソース側におけ
る第２の出力ポート又は第２のキャパシタ及び該第２の
出力ポートの間に第３のキャパシタを並列に介挿した上
で接地用に供される導線が接続されて成るアクティブバ
ラン回路が得られる。
【００１３】一方、本発明によれば、第１のＦＥＴにお
けるゲート側に入力ポートが接続され、ドレイン側に第
２のＦＥＴのゲート及びソースの短絡部、及び第１のキ
ャパシタを介在させた第１の出力ポートが並列接続さ
れ、ソース側に第３のＦＥＴのドレイン側、及び第２の
キャパシタを介在させた第２の出力ポートが並列接続さ
れると共に、該ゲート側に第３の抵抗が並列接続された
上で接地され、且つ該第２のＦＥＴのドレイン側にドレ
イン電圧を印加するための端子が接続され、該第３のＦ
ＥＴのゲート及びソースの短絡部が接地接続され、該第
２のキャパシタ及び該第２の出力ポートの間には位相差
調整用の伝送線路が介挿されて成り、更に、第１のＦＥ
Ｔにおけるゲート・ソース間及びゲート・ドレイン間で
位相が反転されることで第１の出力ポートと第２の出力
ポートとからの出力を同一振幅で互いに１８０度位相が
異なるものとするアクティブバラン回路が得られる。
けるゲート側に入力ポートが接続され、ドレイン側に第
２のＦＥＴのゲート及びソースの短絡部、及び第１のキ
ャパシタを介在させた第１の出力ポートが並列接続さ
れ、ソース側に第３のＦＥＴのドレイン側、及び第２の
キャパシタを介在させた第２の出力ポートが並列接続さ
れると共に、該ゲート側に第３の抵抗が並列接続された
上で接地され、且つ該第２のＦＥＴのドレイン側にドレ
イン電圧を印加するための端子が接続され、該第３のＦ
ＥＴのゲート及びソースの短絡部が接地接続され、該第
２のキャパシタ及び該第２の出力ポートの間には位相差
調整用の伝送線路が介挿されて成り、更に、第１のＦＥ
Ｔにおけるゲート・ソース間及びゲート・ドレイン間で
位相が反転されることで第１の出力ポートと第２の出力
ポートとからの出力を同一振幅で互いに１８０度位相が
異なるものとするアクティブバラン回路が得られる。
【００１４】又、本発明によれば、上記アクティブバラ
ン回路において、第１のＦＥＴにおけるゲート側に第３
の抵抗に代えて外部から所定の電圧を印加するための端
子が並列接続されたアクティブバラン回路が得られる。
ン回路において、第１のＦＥＴにおけるゲート側に第３
の抵抗に代えて外部から所定の電圧を印加するための端
子が並列接続されたアクティブバラン回路が得られる。
【００１５】更に、本発明によれば、上記何れかのアク
ティブバラン回路において、伝送線路に代えて集中定数
回路が用いられ、集中定数回路は、第２のキャパシタ及
び第２の出力ポートの間に直列に介挿接続されたコイル
と、コイルの入力側と出力側とにそれぞれ並列接続され
た上で接地された一対のキャパシタとから成るアクティ
ブバラン回路が得られる。
ティブバラン回路において、伝送線路に代えて集中定数
回路が用いられ、集中定数回路は、第２のキャパシタ及
び第２の出力ポートの間に直列に介挿接続されたコイル
と、コイルの入力側と出力側とにそれぞれ並列接続され
た上で接地された一対のキャパシタとから成るアクティ
ブバラン回路が得られる。
【００１６】
【発明の実施の形態】以下に幾つかの実施例を挙げ、本
発明のアクティブバラン回路について、図面を参照して
詳細に説明する。
発明のアクティブバラン回路について、図面を参照して
詳細に説明する。
【００１７】図１は、本発明の実施例１に係るアクティ
ブバラン回路の基本構成を示した回路図である。このア
クティブバラン回路は、図７に示した既存の回路と同様
に、ＦＥＴ１０におけるゲート側に入力ポート１が接続
され、ドレイン側に第１の抵抗Ｒ１を介在させたドレイ
ン電圧ＶＤを印加するための端子、及び第１のキャパシ
タＣ１を介在させた第１の出力ポート２が並列接続さ
れ、ソース側に第２の抵抗Ｒ２を介在させた接地用に供
される導線、及び第２のキャパシタＣ２を介在させた第
２の出力ポート３が並列接続され、ゲート・ソース間及
びゲート・ドレイン間で位相が反転されることで第１の
出力ポート２と第２の出力ポート３とからの出力を同一
振幅で互いに１８０度位相が異なるものとするものであ
るが、ここでは更に、ソース側における第２のキャパシ
タＣ２及び第２の出力ポート３の間（第２の出力ポート
３を対象にしても良い）に第３のキャパシタＣ３を並列
に介挿した上で接地用に供される導線が接続されてい
る。
ブバラン回路の基本構成を示した回路図である。このア
クティブバラン回路は、図７に示した既存の回路と同様
に、ＦＥＴ１０におけるゲート側に入力ポート１が接続
され、ドレイン側に第１の抵抗Ｒ１を介在させたドレイ
ン電圧ＶＤを印加するための端子、及び第１のキャパシ
タＣ１を介在させた第１の出力ポート２が並列接続さ
れ、ソース側に第２の抵抗Ｒ２を介在させた接地用に供
される導線、及び第２のキャパシタＣ２を介在させた第
２の出力ポート３が並列接続され、ゲート・ソース間及
びゲート・ドレイン間で位相が反転されることで第１の
出力ポート２と第２の出力ポート３とからの出力を同一
振幅で互いに１８０度位相が異なるものとするものであ
るが、ここでは更に、ソース側における第２のキャパシ
タＣ２及び第２の出力ポート３の間（第２の出力ポート
３を対象にしても良い）に第３のキャパシタＣ３を並列
に介挿した上で接地用に供される導線が接続されてい
る。
【００１８】このアクティブバラン回路では、第１の抵
抗Ｒ１及び第２の抵抗Ｒ２がバイアスを供給するために
用いられ、第１のキャパシタＣ１及び第２のキャパシタ
Ｃ２が直流（ＤＣ）成分カットのために用いられてお
り、第３のキャパシタＣ３が高周波数帯域への適用を計
るために用いられており、マイクロ波帯域で使用しても
入力ポート１から入力した交流信号による入力電力を第
１の出力ポート２と第２の出力ポート３とに分配して出
力電力として出力する際、ＦＥＴ１０におけるゲート・
ソース間及びゲート・ドレイン間で位相が適確に反転さ
れ、第１の出力ポート２と第２の出力ポート３とからの
出力電力が正確に同一振幅で互いに１８０度位相が異な
るものとなる。
抗Ｒ１及び第２の抵抗Ｒ２がバイアスを供給するために
用いられ、第１のキャパシタＣ１及び第２のキャパシタ
Ｃ２が直流（ＤＣ）成分カットのために用いられてお
り、第３のキャパシタＣ３が高周波数帯域への適用を計
るために用いられており、マイクロ波帯域で使用しても
入力ポート１から入力した交流信号による入力電力を第
１の出力ポート２と第２の出力ポート３とに分配して出
力電力として出力する際、ＦＥＴ１０におけるゲート・
ソース間及びゲート・ドレイン間で位相が適確に反転さ
れ、第１の出力ポート２と第２の出力ポート３とからの
出力電力が正確に同一振幅で互いに１８０度位相が異な
るものとなる。
【００１９】図２は、アクティブバラン回路の振幅特性
及び位相特性を示したもので、同図（ａ）は周波数（Ｇ
Ｈｚ）における振幅差（ｄＢ）の関係を示した振幅特性
に関するもの、同図（ｂ）は周波数（ＧＨｚ）における
位相差（度）の関係を示した位相特性に関するものであ
る。
及び位相特性を示したもので、同図（ａ）は周波数（Ｇ
Ｈｚ）における振幅差（ｄＢ）の関係を示した振幅特性
に関するもの、同図（ｂ）は周波数（ＧＨｚ）における
位相差（度）の関係を示した位相特性に関するものであ
る。
【００２０】このアクティブバラン回路の場合、図２
（ａ）及び図２（ｂ）を参照すれば、周波数２〜３（Ｇ
Ｈｚ）における第１の出力ポート２及び第２の出力ポー
ト３の振幅差（ｄＢ）は０付近に近いプラス値で充分に
抑制されており、周波数２〜３（ＧＨｚ）における第１
の出力ポート２及び第２の出力ポート３の位相差（度）
の方は１８０度よりも若干高い値から周波数の増加に伴
って２．４ＧＨｚ超過の付近で減少し、１８０度よりも
若干低い値に推移した後にその値が維持されており、結
果として１８０度前後の値に維持される様子が判る。
（ａ）及び図２（ｂ）を参照すれば、周波数２〜３（Ｇ
Ｈｚ）における第１の出力ポート２及び第２の出力ポー
ト３の振幅差（ｄＢ）は０付近に近いプラス値で充分に
抑制されており、周波数２〜３（ＧＨｚ）における第１
の出力ポート２及び第２の出力ポート３の位相差（度）
の方は１８０度よりも若干高い値から周波数の増加に伴
って２．４ＧＨｚ超過の付近で減少し、１８０度よりも
若干低い値に推移した後にその値が維持されており、結
果として１８０度前後の値に維持される様子が判る。
【００２１】従って、このアクティブバラン回路は、図
７に回路構成を示し、図８（ｂ）にその位相特性を示し
た既存の回路よりも格段に位相特性が向上しており、マ
イクロ波帯域で使用しても各出力ポート２、３から安定
して同一振幅で互いに１８０度位相が異なる出力が得ら
れるため、高周波数帯域の適用が有効となる。尚、この
アクティブバラン回路は、各キャパシタＣ１、Ｃ２、Ｃ
３をＭＭＩＣ等に用いられるＭＩＭキャパシタとすれ
ば、小型に構成される。
７に回路構成を示し、図８（ｂ）にその位相特性を示し
た既存の回路よりも格段に位相特性が向上しており、マ
イクロ波帯域で使用しても各出力ポート２、３から安定
して同一振幅で互いに１８０度位相が異なる出力が得ら
れるため、高周波数帯域の適用が有効となる。尚、この
アクティブバラン回路は、各キャパシタＣ１、Ｃ２、Ｃ
３をＭＭＩＣ等に用いられるＭＩＭキャパシタとすれ
ば、小型に構成される。
【００２２】このようにマイクロ波帯域で適用可能なア
クティブバラン回路は、バイアス供給用の抵抗Ｒ１、Ｒ
２を排除しても構成できる。
クティブバラン回路は、バイアス供給用の抵抗Ｒ１、Ｒ
２を排除しても構成できる。
【００２３】図３は、本発明の実施例２に係るアクティ
ブバラン回路の基本構成を示した回路図である。このア
クティブバラン回路は、第１のＦＥＴ１０におけるゲー
ト側に入力ポート１が接続され、ドレイン側に第２のＦ
ＥＴ１１のゲート及びソースの短絡部、及び第１のキャ
パシタＣ１を介在させた第１の出力ポート２が並列接続
され、ソース側に第３のＦＥＴ１２のドレイン側、及び
第２のキャパシタＣ２を介在させた第２の出力ポート３
が並列接続されると共に、ゲート側に第３の抵抗Ｒ３が
並列接続された上で接地され、且つ第２のＦＥＴ１１の
ドレイン側にドレイン電圧ＶＤを印加するための端子が
接続され、第３のＦＥＴ１２のゲート及びソースの短絡
部が接地接続され、第２のキャパシタＣ２及び第２の出
力ポート３の間には位相差調整用の伝送線路４が介挿さ
れて成っている。
ブバラン回路の基本構成を示した回路図である。このア
クティブバラン回路は、第１のＦＥＴ１０におけるゲー
ト側に入力ポート１が接続され、ドレイン側に第２のＦ
ＥＴ１１のゲート及びソースの短絡部、及び第１のキャ
パシタＣ１を介在させた第１の出力ポート２が並列接続
され、ソース側に第３のＦＥＴ１２のドレイン側、及び
第２のキャパシタＣ２を介在させた第２の出力ポート３
が並列接続されると共に、ゲート側に第３の抵抗Ｒ３が
並列接続された上で接地され、且つ第２のＦＥＴ１１の
ドレイン側にドレイン電圧ＶＤを印加するための端子が
接続され、第３のＦＥＴ１２のゲート及びソースの短絡
部が接地接続され、第２のキャパシタＣ２及び第２の出
力ポート３の間には位相差調整用の伝送線路４が介挿さ
れて成っている。
【００２４】このアクティブバラン回路の場合も、第１
のＦＥＴ１０におけるゲート・ソース間及びゲート・ド
レイン間で位相が適確に反転されることで第１の出力ポ
ート２と第２の出力ポート３とからの出力を正確に同一
振幅で互いに１８０度位相が異なるものとすることがで
きる。
のＦＥＴ１０におけるゲート・ソース間及びゲート・ド
レイン間で位相が適確に反転されることで第１の出力ポ
ート２と第２の出力ポート３とからの出力を正確に同一
振幅で互いに１８０度位相が異なるものとすることがで
きる。
【００２５】図４は、このアクティブバラン回路の位相
差及び位相差誤差特性として、周波数（ＧＨｚ）におけ
る位相（ｄｅｇ）及び１８０度位相差に対する誤差（ｄ
ｅｇ）の関係を示したものである。
差及び位相差誤差特性として、周波数（ＧＨｚ）におけ
る位相（ｄｅｇ）及び１８０度位相差に対する誤差（ｄ
ｅｇ）の関係を示したものである。
【００２６】このアクティブバラン回路の場合、伝送線
路４を介挿しているため、図４を参照すれば、周波数０
〜１０（ＧＨｚ）における第１の出力ポート２の出力
（出力１）及び第２の出力ポート３の出力（出力２）に
係る位相は周波数の増加によってもほぼ１８０度を維持
する傾向にあり、周波数１０ＧＨｚでも第１の出力ポー
ト２の出力（出力１）及び第２の出力ポート３の出力
（出力２）に係る１８０度位相差に対する誤差が５度以
下になっている様子が判る。
路４を介挿しているため、図４を参照すれば、周波数０
〜１０（ＧＨｚ）における第１の出力ポート２の出力
（出力１）及び第２の出力ポート３の出力（出力２）に
係る位相は周波数の増加によってもほぼ１８０度を維持
する傾向にあり、周波数１０ＧＨｚでも第１の出力ポー
ト２の出力（出力１）及び第２の出力ポート３の出力
（出力２）に係る１８０度位相差に対する誤差が５度以
下になっている様子が判る。
【００２７】従って、このアクティブバラン回路は、図
９に回路構成を示し、図１０にその位相差及び位相差誤
差特性を示した既存の回路よりも格段に位相特性が向上
しており、マイクロ波帯域で使用しても各出力ポート
２、３から安定して同一振幅で互いに１８０度位相が異
なる出力が得られるため、高周波数帯域の適用が有効と
なる。
９に回路構成を示し、図１０にその位相差及び位相差誤
差特性を示した既存の回路よりも格段に位相特性が向上
しており、マイクロ波帯域で使用しても各出力ポート
２、３から安定して同一振幅で互いに１８０度位相が異
なる出力が得られるため、高周波数帯域の適用が有効と
なる。
【００２８】ところで、このアクティブバラン回路は細
部を変形して構成しても同等の機能を持たせることがで
きる。例えば図５に示される変形例のように、第１のＦ
ＥＴ１０におけるゲート側に第３の抵抗Ｒ３に代えて外
部から所定の電圧ＶＧを印加するための端子が並列接続
された構成としたり、或いは更に図６に示される別の変
形例のように、伝送線路４に代えて集中定数回路を用い
る構成とすることができる。但し、ここでの集中定数回
路は、第２のキャパシタＣ２及び第２の出力ポート３の
間に直列に介挿接続されたコイルＬと、コイルＬの入力
側と出力側とにそれぞれ並列接続された上で接地された
一対のキャパシタＣ４，Ｃ５とから成るようにすれば良
い。
部を変形して構成しても同等の機能を持たせることがで
きる。例えば図５に示される変形例のように、第１のＦ
ＥＴ１０におけるゲート側に第３の抵抗Ｒ３に代えて外
部から所定の電圧ＶＧを印加するための端子が並列接続
された構成としたり、或いは更に図６に示される別の変
形例のように、伝送線路４に代えて集中定数回路を用い
る構成とすることができる。但し、ここでの集中定数回
路は、第２のキャパシタＣ２及び第２の出力ポート３の
間に直列に介挿接続されたコイルＬと、コイルＬの入力
側と出力側とにそれぞれ並列接続された上で接地された
一対のキャパシタＣ４，Ｃ５とから成るようにすれば良
い。
【００２９】何れにしても、実施例２に係るアクティブ
バラン回路は、実施例１に係る回路よりも幾分部品点数
が増加してやや大型になるが、実施例１に係る回路より
も一層高周波帯域での位相特性が安定したものになる。
バラン回路は、実施例１に係る回路よりも幾分部品点数
が増加してやや大型になるが、実施例１に係る回路より
も一層高周波帯域での位相特性が安定したものになる。
【００３０】
【発明の効果】以上に説明したように、本発明のアクテ
ィブバラン回路によれば、既存のＦＥＴ（第１のＦＥ
Ｔ）を用いた回路を改良し、キャパシタスの改良とし
て、ソース側における第２のキャパシタ及び第２の出力
ポートの間（又は第２の出力ポート）に第３のキャパシ
タを並列に介挿した上で接地用に供される導線が接続さ
れて成る構成としたり、或いは位相差調整用の伝送線路
を設けるための改良として、第１のＦＥＴにおけるドレ
イン側に第２のＦＥＴのゲート及びソースの短絡部、及
び第１のキャパシタを介在させた第１の出力ポートが並
列接続され、ソース側に第３のＦＥＴのドレイン側、及
び第２のキャパシタを介在させた第２の出力ポートが並
列接続されると共に、ゲート側に第３の抵抗が並列接続
された上で接地され、且つ第２のＦＥＴのドレイン側に
ドレイン電圧を印加するための端子が接続され、第３の
ＦＥＴのゲート及びソースの短絡部が接地接続され、第
２のキャパシタ及び第２の出力ポートの間には位相差調
整用の伝送線路が介挿されて成る構成とすることによ
り、マイクロ波帯域で使用しても第１のＦＥＴにおける
ゲート・ソース間及びゲート・ドレイン間で位相が適確
に反転されることで第１の出力ポートと第２の出力ポー
トとからの出力を正確に同一振幅で互いに１８０度位相
が異なるものとすることができるので、結果として伝送
される信号の損失を精度良く防止できるようになる。
ィブバラン回路によれば、既存のＦＥＴ（第１のＦＥ
Ｔ）を用いた回路を改良し、キャパシタスの改良とし
て、ソース側における第２のキャパシタ及び第２の出力
ポートの間（又は第２の出力ポート）に第３のキャパシ
タを並列に介挿した上で接地用に供される導線が接続さ
れて成る構成としたり、或いは位相差調整用の伝送線路
を設けるための改良として、第１のＦＥＴにおけるドレ
イン側に第２のＦＥＴのゲート及びソースの短絡部、及
び第１のキャパシタを介在させた第１の出力ポートが並
列接続され、ソース側に第３のＦＥＴのドレイン側、及
び第２のキャパシタを介在させた第２の出力ポートが並
列接続されると共に、ゲート側に第３の抵抗が並列接続
された上で接地され、且つ第２のＦＥＴのドレイン側に
ドレイン電圧を印加するための端子が接続され、第３の
ＦＥＴのゲート及びソースの短絡部が接地接続され、第
２のキャパシタ及び第２の出力ポートの間には位相差調
整用の伝送線路が介挿されて成る構成とすることによ
り、マイクロ波帯域で使用しても第１のＦＥＴにおける
ゲート・ソース間及びゲート・ドレイン間で位相が適確
に反転されることで第１の出力ポートと第２の出力ポー
トとからの出力を正確に同一振幅で互いに１８０度位相
が異なるものとすることができるので、結果として伝送
される信号の損失を精度良く防止できるようになる。
【図１】本発明の実施例１に係るアクティブバラン回路
の基本構成を示した回路図である。
の基本構成を示した回路図である。
【図２】図１に示すアクティブバラン回路の振幅特性及
び位相特性を示したもので、（ａ）は周波数における振
幅差の関係を示した振幅特性に関するもの、（ｂ）は周
波数における位相差の関係を示した位相特性に関するも
のである。
び位相特性を示したもので、（ａ）は周波数における振
幅差の関係を示した振幅特性に関するもの、（ｂ）は周
波数における位相差の関係を示した位相特性に関するも
のである。
【図３】本発明の実施例２に係るアクティブバラン回路
の基本構成を示した回路図である。
の基本構成を示した回路図である。
【図４】図３に示すアクティブバラン回路の位相差及び
位相差誤差特性として周波数における位相及び１８０度
位相差に対する誤差の関係を示したものである。
位相差誤差特性として周波数における位相及び１８０度
位相差に対する誤差の関係を示したものである。
【図５】図３に示すアクティブバラン回路を変形した場
合の回路図である。
合の回路図である。
【図６】図３に示すアクティブバラン回路を別に変形し
た場合の回路図である。
た場合の回路図である。
【図７】従来のアクティブバラン回路の一例を示した回
路図である。
路図である。
【図８】図７に示すアクティブバラン回路の振幅特性及
び位相特性を示したもので、（ａ）は周波数における振
幅差の関係を示した振幅特性に関するもの、（ｂ）は周
波数における位相差の関係を示した位相特性に関するも
のである。
び位相特性を示したもので、（ａ）は周波数における振
幅差の関係を示した振幅特性に関するもの、（ｂ）は周
波数における位相差の関係を示した位相特性に関するも
のである。
【図９】従来のアクティブバラン回路の他例を示した回
路図である。
路図である。
【図１０】図９に示すアクティブバラン回路の位相差及
び位相差誤差特性として周波数における位相及び１８０
度位相差に対する誤差の関係を示したものである。
び位相差誤差特性として周波数における位相及び１８０
度位相差に対する誤差の関係を示したものである。
１ 入力ポート ２、３ 出力ポート ４ 伝送線路 １０、１１、１２ ＦＥＴ Ｃ１〜Ｃ５ キャパシタ Ｌ コイル
Claims (4)
- 【請求項１】 電界効果トランジスタにおけるゲート側
に入力ポートが接続され、ドレイン側に第１の抵抗を介
在させたドレイン電圧を印加するための端子、及び第１
のキャパシタを介在させた第１の出力ポートが並列接続
され、ソース側に第２の抵抗を介在させた接地用に供さ
れる導線、及び第２のキャパシタを介在させた第２の出
力ポートが並列接続され、更に、ゲート・ソース間及び
ゲート・ドレイン間で位相が反転されることで該第１の
出力ポートと該第２の出力ポートとからの出力を同一振
幅で互いに１８０度位相が異なるものとするアクティブ
バラン回路において、前記ソース側における前記第２の
出力ポート又は前記第２のキャパシタ及び該第２の出力
ポートの間に第３のキャパシタを並列に介挿した上で接
地用に供される導線が接続されて成ることを特徴とする
アクティブバラン回路。 - 【請求項２】 第１の電界効果トランジスタにおけるゲ
ート側に入力ポートが接続され、ドレイン側に第２の電
界効果トランジスタのゲート及びソースの短絡部、及び
第１のキャパシタを介在させた第１の出力ポートが並列
接続され、ソース側に第３の電界効果トランジスタのド
レイン側、及び第２のキャパシタを介在させた第２の出
力ポートが並列接続されると共に、該ゲート側に第３の
抵抗が並列接続された上で接地され、且つ該第２の電界
効果トランジスタのドレイン側にドレイン電圧を印加す
るための端子が接続され、該第３の電界効果トランジス
タのゲート及びソースの短絡部が接地接続され、該第２
のキャパシタ及び該第２の出力ポートの間には位相差調
整用の伝送線路が介挿されて成り、更に、前記第１の電
界効果トランジスタにおけるゲート・ソース間及びゲー
ト・ドレイン間で位相が反転されることで前記第１の出
力ポートと前記第２の出力ポートとからの出力を同一振
幅で互いに１８０度位相が異なるものとすることを特徴
とするアクティブバラン回路。 - 【請求項３】 請求項２記載のアクティブバラン回路に
おいて、前記第１の電界効果トランジスタにおけるゲー
ト側に前記第３の抵抗に代えて外部から所定の電圧を印
加するための端子が並列接続されたことを特徴とするア
クティブバラン回路。 - 【請求項４】 請求項２又は３記載のアクティブバラン
回路において、前記伝送線路に代えて集中定数回路が用
いられ、前記集中定数回路は、前記第２のキャパシタ及
び前記第２の出力ポートの間に直列に介挿接続されたコ
イルと、前記コイルの入力側と出力側とにそれぞれ並列
接続された上で接地された一対のキャパシタとから成る
ことを特徴とするアクティブバラン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10339596A JP2000165203A (ja) | 1998-11-30 | 1998-11-30 | アクティブバラン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10339596A JP2000165203A (ja) | 1998-11-30 | 1998-11-30 | アクティブバラン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000165203A true JP2000165203A (ja) | 2000-06-16 |
Family
ID=18328986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10339596A Withdrawn JP2000165203A (ja) | 1998-11-30 | 1998-11-30 | アクティブバラン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000165203A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967427B2 (en) | 2002-03-18 | 2005-11-22 | Murata Manufacturing Co., Ltd. | Surface acoustic wave device and communication apparatus incorporating the same |
| JP2006042394A (ja) * | 2002-03-15 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 平衡型高周波回路 |
| EP1652269A1 (en) * | 2003-08-07 | 2006-05-03 | Kildal Antenna Consulting AB | Broadband multi-dipole antenna with frequency-independent radiation characteristics |
| WO2013102965A1 (ja) * | 2012-01-05 | 2013-07-11 | パナソニック株式会社 | 直交ハイブリッドカプラ、増幅器及び無線通信装置 |
| JP2017059981A (ja) * | 2015-09-16 | 2017-03-23 | 沖電気工業株式会社 | トランスインピーダンス増幅回路、及びその半導体装置 |
-
1998
- 1998-11-30 JP JP10339596A patent/JP2000165203A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006042394A (ja) * | 2002-03-15 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 平衡型高周波回路 |
| US6967427B2 (en) | 2002-03-18 | 2005-11-22 | Murata Manufacturing Co., Ltd. | Surface acoustic wave device and communication apparatus incorporating the same |
| EP1652269A1 (en) * | 2003-08-07 | 2006-05-03 | Kildal Antenna Consulting AB | Broadband multi-dipole antenna with frequency-independent radiation characteristics |
| US8130162B2 (en) | 2003-08-07 | 2012-03-06 | Kildal Antenna Consulting Ab | Broadband multi-dipole antenna with frequency-independent radiation characteristics |
| EP1652269B1 (en) * | 2003-08-07 | 2018-12-19 | Gapwaves AB | Broadband multi-dipole antenna with frequency-independent radiation characteristics |
| WO2013102965A1 (ja) * | 2012-01-05 | 2013-07-11 | パナソニック株式会社 | 直交ハイブリッドカプラ、増幅器及び無線通信装置 |
| JP2017059981A (ja) * | 2015-09-16 | 2017-03-23 | 沖電気工業株式会社 | トランスインピーダンス増幅回路、及びその半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |