JP2598074B2 - 演算増幅器 - Google Patents
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- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔概 要〕 演算増幅器、特に交換機等の如く複数種の電源が存在
する状況の下で使用できる演算増幅器に関し、 入力電圧範囲を拡大し、出力振幅を十分とれ、アーリ
ー効果による動作不安定をなくし、またアイドル電流を
小さくできるという諸利点を備えた演算増幅器を提供す
ることを目的とし、 反転入力および非反転入力を備える差動増幅回路およ
びこれにバイアス電流を供給する初段定電流源からなる
初段と、該初段の出力を受ける電圧利得回路およびバイ
アス電流供給用の次段定電流源からなる次段と、該次段
の出力により駆動されるエミッタホロワからなる出力段
とからなる演算増幅器であって、前記差動増幅回路、前
記電圧利得回路および前記エミッタホロワは、負の第１
電源とグランドの間に接続し、前記初段定電流源および
次段定電流源は、正の第２電源と、グランドの間に接続
するように構成する。
する状況の下で使用できる演算増幅器に関し、 入力電圧範囲を拡大し、出力振幅を十分とれ、アーリ
ー効果による動作不安定をなくし、またアイドル電流を
小さくできるという諸利点を備えた演算増幅器を提供す
ることを目的とし、 反転入力および非反転入力を備える差動増幅回路およ
びこれにバイアス電流を供給する初段定電流源からなる
初段と、該初段の出力を受ける電圧利得回路およびバイ
アス電流供給用の次段定電流源からなる次段と、該次段
の出力により駆動されるエミッタホロワからなる出力段
とからなる演算増幅器であって、前記差動増幅回路、前
記電圧利得回路および前記エミッタホロワは、負の第１
電源とグランドの間に接続し、前記初段定電流源および
次段定電流源は、正の第２電源と、グランドの間に接続
するように構成する。
本発明は演算増幅器、特に交換機等の如く複数種の電
源が存在する状況の下で使用できる演算増幅器に関す
る。
源が存在する状況の下で使用できる演算増幅器に関す
る。
例えば時分割交換機の加入者回路やトランク回路にお
いては、近年これら回路の電子化が進み、演算増幅器
（以下、オペアンプとも称す）等を多用して、従来のコ
イル、トランス等の電磁部品までも半導体回路で置き換
えるようになった。この場合、加入者の電話機にはこれ
までどおり通話電流を供給しなければならないから、従
来のインタフェース条件はそのまま維持しなければなら
ない。すなわち、電源電圧が−48Vという、電子回路に
とってはかなり高い電圧環境下に置かれることになる。
本発明は、このような汎用とは異なる電圧環境下で動作
するのに適したオペアンプについて言及する。
いては、近年これら回路の電子化が進み、演算増幅器
（以下、オペアンプとも称す）等を多用して、従来のコ
イル、トランス等の電磁部品までも半導体回路で置き換
えるようになった。この場合、加入者の電話機にはこれ
までどおり通話電流を供給しなければならないから、従
来のインタフェース条件はそのまま維持しなければなら
ない。すなわち、電源電圧が−48Vという、電子回路に
とってはかなり高い電圧環境下に置かれることになる。
本発明は、このような汎用とは異なる電圧環境下で動作
するのに適したオペアンプについて言及する。
第５図は従来の演算増幅器の一例を示す図である。本
図において、オペアンプ10は概略初段11と次段（second
stage）12と出力段13とから構成される。次段は一段の
みとは限らず数段ある場合もある。初段11は、入力信号
を反転入力IN（−）および非反転入力（＋）に受ける差
動増幅回路14からなる。差動増幅回路14はエミッタ相互
を共通接続したPNPトランジスタQ1,Q2と、出力取出しの
ためのアクティブロード（能動負荷）を形成するトラン
ジスタQ3,Q4とからなる。また、この初段11内にはバイ
アス電流供給のための初段定電流源15が含まれる。
図において、オペアンプ10は概略初段11と次段（second
stage）12と出力段13とから構成される。次段は一段の
みとは限らず数段ある場合もある。初段11は、入力信号
を反転入力IN（−）および非反転入力（＋）に受ける差
動増幅回路14からなる。差動増幅回路14はエミッタ相互
を共通接続したPNPトランジスタQ1,Q2と、出力取出しの
ためのアクティブロード（能動負荷）を形成するトラン
ジスタQ3,Q4とからなる。また、この初段11内にはバイ
アス電流供給のための初段定電流源15が含まれる。
初段11の出力は次段12に供給され、電圧利得回路16に
供給される。電圧利得回路16はダーリントン接続のNPN
トランジスタQ5,Q6と、位相補償用のコンデンサC1から
なる。また次段12内にはバイアス電流供給のための次段
定電流源17が含まれる。
供給される。電圧利得回路16はダーリントン接続のNPN
トランジスタQ5,Q6と、位相補償用のコンデンサC1から
なる。また次段12内にはバイアス電流供給のための次段
定電流源17が含まれる。
出力段13はNPNトランジスタQ7とPNPトランジスタQ8を
有するエミッタホロワ18からなり、次段12の出力によっ
て出力信号を生成する。OUTがその出力端である。出力
信号にクロスオーバ歪が現れるのを防ぐため、次段12内
にダイオードD1およびD2が設けられている。なお、トラ
ンジスタQ7,Q8の定常的な電流は、ダイオードD1,D2のエ
ミッタ面積とトランジスタQ7,Q8のエミッタ面積の比を
適当に設定して決める。
有するエミッタホロワ18からなり、次段12の出力によっ
て出力信号を生成する。OUTがその出力端である。出力
信号にクロスオーバ歪が現れるのを防ぐため、次段12内
にダイオードD1およびD2が設けられている。なお、トラ
ンジスタQ7,Q8の定常的な電流は、ダイオードD1,D2のエ
ミッタ面積とトランジスタQ7,Q8のエミッタ面積の比を
適当に設定して決める。
このオペアンプ10は、グランドGNDに対し負の電圧を
有する電源VBBにより駆動される。このVBBは、既述の如
く交換機内にあっては−48Vであり、汎用のオペアンプ
が36V位で駆動されることから、この種のオペアンプ10
は市販のものが余りなく、コスト高にもなる。
有する電源VBBにより駆動される。このVBBは、既述の如
く交換機内にあっては−48Vであり、汎用のオペアンプ
が36V位で駆動されることから、この種のオペアンプ10
は市販のものが余りなく、コスト高にもなる。
第６図は演算増幅器10をさらに詳しく示す図であり、
特に初段定電流源15と次段定電流源17を具体的に示して
いる。すなわち、これら定電流源は一般的な電流ミラー
回路で構成されており、トランジスタQ9,Q10およびダイ
オード接続されたトランジスタQ11と、抵抗R1,R2,R3お
よびR4からなる。
特に初段定電流源15と次段定電流源17を具体的に示して
いる。すなわち、これら定電流源は一般的な電流ミラー
回路で構成されており、トランジスタQ9,Q10およびダイ
オード接続されたトランジスタQ11と、抵抗R1,R2,R3お
よびR4からなる。
前述した従来のオペアンプ10によると、入力の電圧範
囲が狭いという第１の問題がある。すなわち、オペアン
プ10において、初段定電流源15の動作電圧とトランジス
タQ1のベース−エミッタ電圧VBEとにより、グランドGND
より1.5V程度（＝VR1＋VCE9＋VBE1）低いレベルの入力
信号でないと正常な動作が期待できない。ただし、VR1
は抵抗R1の低圧降下、VCE9はトランジスタQ9のコレクタ
−エミッタ電圧、VBE1はトランジスタQ1のベース−エミ
ッタ電圧である。
囲が狭いという第１の問題がある。すなわち、オペアン
プ10において、初段定電流源15の動作電圧とトランジス
タQ1のベース−エミッタ電圧VBEとにより、グランドGND
より1.5V程度（＝VR1＋VCE9＋VBE1）低いレベルの入力
信号でないと正常な動作が期待できない。ただし、VR1
は抵抗R1の低圧降下、VCE9はトランジスタQ9のコレクタ
−エミッタ電圧、VBE1はトランジスタQ1のベース−エミ
ッタ電圧である。
またこの従来のオペアンプ10によると、出力段13から
の出力信号が、GNDより1.0V程度（＝VR2＋VCE10＋
VBE7）下がったレベルまでしか上がらない、という第２
の問題がある。ただし、VR2は抵抗R2の電圧降下、VCE10
はトランジスタQ10のコレクタ−エミッタ電圧、VBE7は
トランジスタQ7のベース−エミッタ電圧である。
の出力信号が、GNDより1.0V程度（＝VR2＋VCE10＋
VBE7）下がったレベルまでしか上がらない、という第２
の問題がある。ただし、VR2は抵抗R2の電圧降下、VCE10
はトランジスタQ10のコレクタ−エミッタ電圧、VBE7は
トランジスタQ7のベース−エミッタ電圧である。
さらにまたこのオペアンプ10によると、アーリー効果
を受けて回路動作が不安定になるという第３の問題があ
る。すなわち、オペアンプ10の動作範囲がGND−VBBとか
なり広いことから、初段11内のトランジスタQ9のコレク
タ−エミッタ電圧は大きく変動する。ここに、コレクタ
−エミッタ電圧が大きく変動すると、トランジスタQ9の
hFEが変動する（アーリー効果）。これは前記ミラー回
路（定電流源15,17）のミラー比がずれたことと等価で
あり、初段11のバイアス電流はオペアンプの動作電圧に
より変動し、動作が不安定になる。
を受けて回路動作が不安定になるという第３の問題があ
る。すなわち、オペアンプ10の動作範囲がGND−VBBとか
なり広いことから、初段11内のトランジスタQ9のコレク
タ−エミッタ電圧は大きく変動する。ここに、コレクタ
−エミッタ電圧が大きく変動すると、トランジスタQ9の
hFEが変動する（アーリー効果）。これは前記ミラー回
路（定電流源15,17）のミラー比がずれたことと等価で
あり、初段11のバイアス電流はオペアンプの動作電圧に
より変動し、動作が不安定になる。
またこのオペアンプ10はアイドル電流が大きいという
第４の問題がある。アイドル電流とはオペアンプ10の動
作非動作に拘らず常にオペアンプ10内に流れる電流であ
り、初段11の定電流源15、次段12の定電流源17および出
力段13に流れる電流の各電流がある。この出力段13の電
流は、トランジスタQ7,Q8とダイオードD1,D2の素子構造
で決まる。
第４の問題がある。アイドル電流とはオペアンプ10の動
作非動作に拘らず常にオペアンプ10内に流れる電流であ
り、初段11の定電流源15、次段12の定電流源17および出
力段13に流れる電流の各電流がある。この出力段13の電
流は、トランジスタQ7,Q8とダイオードD1,D2の素子構造
で決まる。
本発明は入力電圧範囲を拡大し、出力振幅を十分と
れ、アーリー効果による動作不安定をなくし、またアイ
ドル電流を小さくできるという諸利点を備えた演算増幅
器を提供することを目的とする。
れ、アーリー効果による動作不安定をなくし、またアイ
ドル電流を小さくできるという諸利点を備えた演算増幅
器を提供することを目的とする。
第１図は本発明に基づく演算増幅器の原理構成を示す
図である。なお、既述の構成要素と同様のものには同一
の参照番号または記号を付して示す。まず本発明は、交
換機等の如く、負の電圧を供給する第１電源VBBのみな
らず、正の電圧を供給する第２電源VCCを有する条件下
で使用されることが前提である。VBBは前述の−48Vであ
り、VCCは例えば論理回路用の＋5Vである。
図である。なお、既述の構成要素と同様のものには同一
の参照番号または記号を付して示す。まず本発明は、交
換機等の如く、負の電圧を供給する第１電源VBBのみな
らず、正の電圧を供給する第２電源VCCを有する条件下
で使用されることが前提である。VBBは前述の−48Vであ
り、VCCは例えば論理回路用の＋5Vである。
初段11の初段定電流源15はVCCとGNDで動作せしめられ
る。また次段12の次段定電流源17もVCCとGNDで動作せし
められる。一方、初段11および次段12内にそれぞれ含ま
れる差動増幅回路14および電圧利得回路16はGNDとVBBで
動作せしめられる。出力段13は従来とかわらない。
る。また次段12の次段定電流源17もVCCとGNDで動作せし
められる。一方、初段11および次段12内にそれぞれ含ま
れる差動増幅回路14および電圧利得回路16はGNDとVBBで
動作せしめられる。出力段13は従来とかわらない。
まず入力の電圧範囲はGNDより僅かにレベルダウンし
たところまで引き上げられる。
たところまで引き上げられる。
また出力振幅もGNDより僅かにレベルダウンしたとこ
ろまで引き上げられる（後述）。
ろまで引き上げられる（後述）。
さらに初段定電流源15に含まれるバッファ機能（後
述）によりアーリー効果を受けにくくする。
述）によりアーリー効果を受けにくくする。
さらにまたアイドル電流源がVCCから生成されるので
（VCC＜|VBB|）、電圧が1/10程度になるためアイドル電
力は小さくなる。
（VCC＜|VBB|）、電圧が1/10程度になるためアイドル電
力は小さくなる。
第２図は本発明に基づく一実施例を示す図であり、定
電流源15にはベース接地されたPNPトランジスタQ21が接
続され、定電流源17にはベース接地されたPNPトランジ
スタQ22がそれぞれ設けられ、電圧バッファとして働
く。これによりオペアンプの動作点の移動によるアーリ
ー効果を受けることがない。このようなトランジスタQ2
1およびQ22を設けても、定電流源15および17からの電流
は、それぞれトランジスタQ21およびQ22の各ベース電流
による減少分を除き、全て差動増幅回路14および電圧利
得回路16に供給される。
電流源15にはベース接地されたPNPトランジスタQ21が接
続され、定電流源17にはベース接地されたPNPトランジ
スタQ22がそれぞれ設けられ、電圧バッファとして働
く。これによりオペアンプの動作点の移動によるアーリ
ー効果を受けることがない。このようなトランジスタQ2
1およびQ22を設けても、定電流源15および17からの電流
は、それぞれトランジスタQ21およびQ22の各ベース電流
による減少分を除き、全て差動増幅回路14および電圧利
得回路16に供給される。
第３図は第２図の定電流源の一例を示す回路図であ
り、定電流源15および17のいずれにも共通である。図示
するとおり、VCCとGNDの間にダイオードD3とトランジス
タQ24、抵抗R6が接続され、ここに流れる電流ｉによっ
てダイオードD3の両端に発生した電圧VD3により、 なる定電流が流れる。なお、ダイオードD3に代えて、第
６図の如く抵抗（R3）としてもよいが、D3を用いるとV
CCから侵入するノイズを減少させるという効果がもたら
される。
り、定電流源15および17のいずれにも共通である。図示
するとおり、VCCとGNDの間にダイオードD3とトランジス
タQ24、抵抗R6が接続され、ここに流れる電流ｉによっ
てダイオードD3の両端に発生した電圧VD3により、 なる定電流が流れる。なお、ダイオードD3に代えて、第
６図の如く抵抗（R3）としてもよいが、D3を用いるとV
CCから侵入するノイズを減少させるという効果がもたら
される。
第４図は本発明による一応用例を示す図であり、第３
図の定電流源にトランジスタスイッチSWをさらに付加し
たものである。スイッチSWはトランジスタQ25と抵抗R7,
R8から構成されており、定電流ICをこのスイッチSWによ
りオン，オフすることができる。このオン，オフ信号は
パワーダウン信号PDであり、TTLレベルの論理入力であ
る。これはオペアンプにVCCを導入したことにより可能
となる。かくして、オペアンプ10を一時的に非駆動する
こともできる。
図の定電流源にトランジスタスイッチSWをさらに付加し
たものである。スイッチSWはトランジスタQ25と抵抗R7,
R8から構成されており、定電流ICをこのスイッチSWによ
りオン，オフすることができる。このオン，オフ信号は
パワーダウン信号PDであり、TTLレベルの論理入力であ
る。これはオペアンプにVCCを導入したことにより可能
となる。かくして、オペアンプ10を一時的に非駆動する
こともできる。
（１）まず入力の電圧範囲が拡大する。第２図によれ
ば、入力信号がGNDから約−0.2Vのレベルに達しても動
作可能である。すなわち、IN（−）の入力はGNDに対
し、VBE2−VCE21−VBE1であり、VBE21≒VBE1とすると、
入力＝−VCE21となり、トランジスタQ21がほぼ飽和直前
のレベルまで動作できる。IN（＋）も同様である。な
お、VCEはトランジスタのコレクタ−エミッタ電圧、VBE
はトランジスタのベース−エミッタ電圧であり、それぞ
れに付された数字はトランジスタの参照番号を示す。
ば、入力信号がGNDから約−0.2Vのレベルに達しても動
作可能である。すなわち、IN（−）の入力はGNDに対
し、VBE2−VCE21−VBE1であり、VBE21≒VBE1とすると、
入力＝−VCE21となり、トランジスタQ21がほぼ飽和直前
のレベルまで動作できる。IN（＋）も同様である。な
お、VCEはトランジスタのコレクタ−エミッタ電圧、VBE
はトランジスタのベース−エミッタ電圧であり、それぞ
れに付された数字はトランジスタの参照番号を示す。
（２）出力振幅についてみると、第２図において、GND
から約−0.2Vのレベルの出力が得られる。この−0.2V
は、VBE22−VCE22−VBE7に相当する。ただし、VBE22お
よびVCE22はトランジスタQ22のベース−エミッタ電圧お
よびコレクタ−エミッタ電圧であり、VBE7はトランジス
タQ7のベース−エミッタ電圧である。
から約−0.2Vのレベルの出力が得られる。この−0.2V
は、VBE22−VCE22−VBE7に相当する。ただし、VBE22お
よびVCE22はトランジスタQ22のベース−エミッタ電圧お
よびコレクタ−エミッタ電圧であり、VBE7はトランジス
タQ7のベース−エミッタ電圧である。
（３）アーリー効果を受けず回路動作が安定する。
（４）アイドル電力を小さくできる。
（５）TTLレベルでのパワーダウンが簡単にでき、アイ
ドル電流のオン，オフコントロールが容易である。
ドル電流のオン，オフコントロールが容易である。
（６）一般的に言えば交換機の加入者回路等ではGND−V
BB間で動くオペアンプが有利であり、例えば第５図にお
いてオペアンプをさらに高耐圧化してVCC−VBB間（約53
Vになる）で直に動作させれば、本発明のオペアンプよ
りも広い動作範囲の入出力を得られるが、加入者回路と
しては、GND−VBB間に動作範囲が制限された方が、その
他の回路との連係上、都合がよい。また、トランジスタ
の耐圧としてVCC−VBBより低い、耐圧GND−VBBのトラン
ジスタでオペアンプを組むことができる。
BB間で動くオペアンプが有利であり、例えば第５図にお
いてオペアンプをさらに高耐圧化してVCC−VBB間（約53
Vになる）で直に動作させれば、本発明のオペアンプよ
りも広い動作範囲の入出力を得られるが、加入者回路と
しては、GND−VBB間に動作範囲が制限された方が、その
他の回路との連係上、都合がよい。また、トランジスタ
の耐圧としてVCC−VBBより低い、耐圧GND−VBBのトラン
ジスタでオペアンプを組むことができる。
第１図は本発明に基づく演算増幅器の原理構成を示す
図、 第２図は本発明に基づく一実施例を示す図、 第３図は第２図の定電流源の一例を示す回路図、 第４図は本発明による一応用例を示す図、 第５図は従来の演算増幅器の一例を示す図、 第６図は演算増幅器10をさらに詳しく示す図である。 図において、 10……演算増幅器、11……初段、 12……次段、13……出力段、 14……差動増幅回路、15……初段定電流源、 16……電圧利得回路、17……次段定電流源、 18……エミッタホロワ、 VBB……負の第１電源、VCC……正の第２電源。
図、 第２図は本発明に基づく一実施例を示す図、 第３図は第２図の定電流源の一例を示す回路図、 第４図は本発明による一応用例を示す図、 第５図は従来の演算増幅器の一例を示す図、 第６図は演算増幅器10をさらに詳しく示す図である。 図において、 10……演算増幅器、11……初段、 12……次段、13……出力段、 14……差動増幅回路、15……初段定電流源、 16……電圧利得回路、17……次段定電流源、 18……エミッタホロワ、 VBB……負の第１電源、VCC……正の第２電源。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木下 和美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山本 雄三 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 実開 昭59−144913（ＪＰ，Ｕ) 実開 昭55−74116（ＪＰ，Ｕ) 特公 昭46−1283（ＪＰ，Ｂ１)
Claims (2)
- 【請求項１】グランド（GND）に対し負の電圧を供給す
る第１電源（VBB）および正の電圧を供給する第２電源
（VCC）により駆動され、 反転入力および非反転入力を備える差動増幅回路（14）
およびこれにバイアス電流を供給する初段定電流源（1
5）からなる初段（11）と、 該初段（11）の出力を受ける電圧利得回路（16）および
バイアス電流供給用の次段定電流源（17）からなる次段
（12）と、 該次段（12）の出力により駆動されるエミッタホロワ
（18）からなる出力段（13）とからなる演算増幅器であ
って、 前記差動増幅回路（14）、前記電圧利得回路（16）およ
び前記エミッタホロワ（18）は、前記第１電源（VBB）
と前記グランド（GND）間に接続し、 前記初段定電流源（15）の入力側および前記次段定電流
源（17）の入力側は、それぞれ前記第２電源（VCC）に
接続し、 前記初段定電流源（15）の出力側と前記差動増幅回路
（14）の間にエミッタとコレクタが接続され、かつ、ベ
ースが前記グランド（GND）に接続された第1PNPトラン
ジスタ（Q21）を挿入し、 前記次段定電流源（17）の出力側と前記電圧利得回路
（16）の間にエミッタとコレクタが接続され、かつ、ベ
ースが前記グランド（GND）に接続された第2PNPトラン
ジスタ（Q22）を挿入することを特徴とする演算増幅
器。 - 【請求項２】前記初段定電流源（15）および前記次段定
電流源（17）の少なくとも一方にトランジスタスイッチ
（SW）を内蔵せしめ、TTLレベルのパワーダウン信号（P
D）によって該トランジスタスイッチ（SW）をオフにす
ることにより前記演算増幅器を非駆動とする請求項１記
載の演算増幅器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064717A JP2598074B2 (ja) | 1988-03-19 | 1988-03-19 | 演算増幅器 |
| CA000593674A CA1301861C (en) | 1988-03-19 | 1989-03-14 | Operational amplifier |
| AU31346/89A AU604185B2 (en) | 1988-03-19 | 1989-03-16 | Operational amplifier |
| DE68919494T DE68919494T2 (de) | 1988-03-19 | 1989-03-17 | Operationsverstärker. |
| EP89104766A EP0334220B1 (en) | 1988-03-19 | 1989-03-17 | Operational amplifier |
| US07/326,177 US4912429A (en) | 1988-03-19 | 1989-03-20 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064717A JP2598074B2 (ja) | 1988-03-19 | 1988-03-19 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01240004A JPH01240004A (ja) | 1989-09-25 |
| JP2598074B2 true JP2598074B2 (ja) | 1997-04-09 |
Family
ID=13266180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63064717A Expired - Fee Related JP2598074B2 (ja) | 1988-03-19 | 1988-03-19 | 演算増幅器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4912429A (ja) |
| EP (1) | EP0334220B1 (ja) |
| JP (1) | JP2598074B2 (ja) |
| AU (1) | AU604185B2 (ja) |
| CA (1) | CA1301861C (ja) |
| DE (1) | DE68919494T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4316552A1 (de) * | 1993-05-18 | 1994-11-24 | Telefonbau & Normalzeit Gmbh | Schaltungsanordnung für einen Spannungs-Verstärker |
| JPH0878971A (ja) * | 1994-06-30 | 1996-03-22 | Fujitsu Ltd | 出力回路および演算増幅器 |
| JP3335516B2 (ja) * | 1995-12-19 | 2002-10-21 | 三菱電機株式会社 | 半導体センサ |
| JP2002530913A (ja) * | 1998-11-16 | 2002-09-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 安定手段を備えた増幅器 |
| CA2282091A1 (en) | 1999-09-10 | 2001-03-10 | Nortel Networks Corporation | Apparatus for circuit power-down |
| US7579878B2 (en) | 2006-08-31 | 2009-08-25 | Itt Manufacturing Enterprises, Inc. | High gain, high speed comparator operable at low current |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574116U (ja) * | 1978-11-15 | 1980-05-22 | ||
| DE2908741C2 (de) * | 1979-03-06 | 1983-07-14 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | HF-Breitbandverstärker |
| US4479094A (en) * | 1982-05-26 | 1984-10-23 | Raytheon Company | Differential amplifier |
| JPS59144913U (ja) * | 1983-03-16 | 1984-09-27 | 株式会社ケンウッド | カレントミラ−回路 |
| US4516082A (en) * | 1984-02-23 | 1985-05-07 | Motorola, Inc. | Amplifier circuit for minimizing output voltage power-up transients |
| US4659979A (en) * | 1985-11-27 | 1987-04-21 | Burr-Brown Corporation | High voltage current source circuit and method |
-
1988
- 1988-03-19 JP JP63064717A patent/JP2598074B2/ja not_active Expired - Fee Related
-
1989
- 1989-03-14 CA CA000593674A patent/CA1301861C/en not_active Expired - Lifetime
- 1989-03-16 AU AU31346/89A patent/AU604185B2/en not_active Ceased
- 1989-03-17 EP EP89104766A patent/EP0334220B1/en not_active Expired - Lifetime
- 1989-03-17 DE DE68919494T patent/DE68919494T2/de not_active Expired - Fee Related
- 1989-03-20 US US07/326,177 patent/US4912429A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01240004A (ja) | 1989-09-25 |
| EP0334220A2 (en) | 1989-09-27 |
| AU604185B2 (en) | 1990-12-06 |
| US4912429A (en) | 1990-03-27 |
| AU3134689A (en) | 1989-11-16 |
| DE68919494T2 (de) | 1995-05-04 |
| DE68919494D1 (de) | 1995-01-12 |
| CA1301861C (en) | 1992-05-26 |
| EP0334220A3 (en) | 1990-08-16 |
| EP0334220B1 (en) | 1994-11-30 |
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