JPS6222485B2 - - Google Patents
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- Publication number
- JPS6222485B2 JPS6222485B2 JP55177801A JP17780180A JPS6222485B2 JP S6222485 B2 JPS6222485 B2 JP S6222485B2 JP 55177801 A JP55177801 A JP 55177801A JP 17780180 A JP17780180 A JP 17780180A JP S6222485 B2 JPS6222485 B2 JP S6222485B2
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- JP
- Japan
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- transistor
- transistors
- emitter
- input
- collector
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- Expired
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- 238000010586 diagram Methods 0.000 description 4
- 230000002265 prevention Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は、例えば比較回路として用いられる
増幅回路に関し、特に定電流負荷を有する一対の
トランジスタを差動接続し、上記定電流負荷部の
ベース電流吸込み部を設けた形式の増幅回路の改
良に関するものである。
増幅回路に関し、特に定電流負荷を有する一対の
トランジスタを差動接続し、上記定電流負荷部の
ベース電流吸込み部を設けた形式の増幅回路の改
良に関するものである。
第１図はこの種の従来の比較回路の一例を示す
回路図で、１，２は差動入力を構成するNPNの
第１及び第２の入力トランジスタ、３はその定電
流源、４，５は定電流負荷を構成するPNPの第１
及び第２の負荷トランジスタ、６，７及び８は定
電流負荷部のベース電流を吸込み圧縮するための
NPNの第３トランジスタ、PNPの第４トランジ
スタおよび定電流源、９，１０及び１１は定電流
負荷部からの信号を増幅し、出力を得るための
PNPトランジスタ、抵抗及びNPNトランジス
タ、１２，１３及び１４は定電圧源、基準電圧源
及び入力電圧源である。
回路図で、１，２は差動入力を構成するNPNの
第１及び第２の入力トランジスタ、３はその定電
流源、４，５は定電流負荷を構成するPNPの第１
及び第２の負荷トランジスタ、６，７及び８は定
電流負荷部のベース電流を吸込み圧縮するための
NPNの第３トランジスタ、PNPの第４トランジ
スタおよび定電流源、９，１０及び１１は定電流
負荷部からの信号を増幅し、出力を得るための
PNPトランジスタ、抵抗及びNPNトランジス
タ、１２，１３及び１４は定電圧源、基準電圧源
及び入力電圧源である。
第１図において、定電圧源１２の電圧をＶcc、
基準電圧源１３の電圧をＶrefとして、700（mv）
＜ＶrefＶccに設定し、入力電圧Ｖioを０（Ｖ）
より徐々に増加させていくと、０＜ＶioＶrefの
間ではトランジスタ２，９，１１がオンとなり、
出力は“Ｌ”となる。定電流源３の電流をI0とす
ると、ＶioＶrefの点でトランジスタ１，２には略
I0／２ずつ電流が流れ、バランスがとれた状態と
なり、トランジスタ２，９，１１はオンからオ
フ、トランジスタ１，４はオフからオンへの過渡
状態となる。但し、トランジスタ６，９のベース
電流ＩB5，ＩB7はI0／２より十分小さく、無視で
きるものとする。
基準電圧源１３の電圧をＶrefとして、700（mv）
＜ＶrefＶccに設定し、入力電圧Ｖioを０（Ｖ）
より徐々に増加させていくと、０＜ＶioＶrefの
間ではトランジスタ２，９，１１がオンとなり、
出力は“Ｌ”となる。定電流源３の電流をI0とす
ると、ＶioＶrefの点でトランジスタ１，２には略
I0／２ずつ電流が流れ、バランスがとれた状態と
なり、トランジスタ２，９，１１はオンからオ
フ、トランジスタ１，４はオフからオンへの過渡
状態となる。但し、トランジスタ６，９のベース
電流ＩB5，ＩB7はI0／２より十分小さく、無視で
きるものとする。
次に、Ｖio＞Ｖrefとなるとトランジスタ１，４
はオン，トランジスタ２，９，１１はオフとな
り、出力は“Ｈ”となる。この時のトランジスタ
４のコレクタ電位V3を求めると、次のようにな
る。
はオン，トランジスタ２，９，１１はオフとな
り、出力は“Ｈ”となる。この時のトランジスタ
４のコレクタ電位V3を求めると、次のようにな
る。
V3＝Ｖcc−（ＶBE3−ＶBE6＋ＶBE5）
＝Ｖcc−ｋＴ／ｑlnＩ０／Ｉｓ１−ＶBE6＋ｋＴ／ｑln
Ｉ１／Ｉｓ２ ＝Ｖcc−ｋＴ／ｑlnＩ１／Ｉ０−ＶBE6 ここで、Ｉs1＝Ｉs2と仮定し、I1＝I0に設定する
と、次のようになる。
Ｉ１／Ｉｓ２ ＝Ｖcc−ｋＴ／ｑlnＩ１／Ｉ０−ＶBE6 ここで、Ｉs1＝Ｉs2と仮定し、I1＝I0に設定する
と、次のようになる。
V3＝Ｖcc−ＶBE6
この状態でＶio＝Ｖccにすると、トランジスタ
１のコレクタ・エミツタ間電圧ＶCE1は、次のよ
うになる。
１のコレクタ・エミツタ間電圧ＶCE1は、次のよ
うになる。
ＶCE1＝V3−（Ｖcc−ＶBE1）＝ＶBE1−ＶBE6＝ｋＴ／ｑlnＩ０／Ｉｓ２−ｋＴ／ｑlnＩ０／ｈＦＥ３／Ｉｓ３
ここで、Ｉs2＝Ｉs3と仮定すると、次のように
なる。
なる。
ＶCE1＝ｋＴ／ｑln ｈFE3 ……(1)
従つて、ｈFE3＝100のときＶCE1＝120（mV）
となる。（但し、Ｉs1，Ｉs2，Ｉs3はそれぞれトラ
ンジスタ４，６，７の逆方向飽和電流、ＶBE1，
ＶBE3，ＶBE5，ＶBE6はそれぞれトランジスタ
１，４，６，７のベース・エミツタ間順方向電
圧、I1は定電流源８の電流、ｈFE3はトランジス
タ４の電流増幅率である。） このように第１図の回路では、Ｖio＝Ｖccとな
つたとき、トランジスタ１のコレクタ・エミツタ
間電圧は120（mv）前後となり、活性領域から外
れて飽和領域に入るので、比較回路として正常な
動作を維持できなくなる欠点がある。
となる。（但し、Ｉs1，Ｉs2，Ｉs3はそれぞれトラ
ンジスタ４，６，７の逆方向飽和電流、ＶBE1，
ＶBE3，ＶBE5，ＶBE6はそれぞれトランジスタ
１，４，６，７のベース・エミツタ間順方向電
圧、I1は定電流源８の電流、ｈFE3はトランジス
タ４の電流増幅率である。） このように第１図の回路では、Ｖio＝Ｖccとな
つたとき、トランジスタ１のコレクタ・エミツタ
間電圧は120（mv）前後となり、活性領域から外
れて飽和領域に入るので、比較回路として正常な
動作を維持できなくなる欠点がある。
本発明はこのような点に鑑みてなされたもの
で、定電流負荷部のベース電流吸込み部に抵抗を
挿入することにより、上記従来の欠点を解消した
増幅回路を提供するものである。
で、定電流負荷部のベース電流吸込み部に抵抗を
挿入することにより、上記従来の欠点を解消した
増幅回路を提供するものである。
第２図は本発明の一実施例を示す回路図であ
り、１５は飽和防止用抵抗である。
り、１５は飽和防止用抵抗である。
第２図において、700（mv）＜ＶrefＶccに設
定すれば、入力電圧Ｖioが０＜Ｖio＜Ｖrefおよび
ＶioＶrefおよびＶio＞Ｖrefの間、第１図の回路
と同様の動作をし、Ｖio＞Ｖrefとなるとき出力は
“Ｈ”となる。抵抗１５の抵抗値をR2として、こ
の時の電位V3を求めると、次のようになる。
定すれば、入力電圧Ｖioが０＜Ｖio＜Ｖrefおよび
ＶioＶrefおよびＶio＞Ｖrefの間、第１図の回路
と同様の動作をし、Ｖio＞Ｖrefとなるとき出力は
“Ｈ”となる。抵抗１５の抵抗値をR2として、こ
の時の電位V3を求めると、次のようになる。
V3＝Ｖcc−ＶBE3−ＶBE6＋I1・R2＋ＶBE5
＝Ｖcc−ｋＴ／ｑlnＩ１／Ｉ０−ＶBE6＋I1・R2
＝Ｖcc−ＶBE6＋I1・R2
この状態でＶio＝Ｖccにすると、トランジスタ
１のコレクタ・エミツタ間電圧ＶCE1は、次のよ
うになる。
１のコレクタ・エミツタ間電圧ＶCE1は、次のよ
うになる。
ＶCE1＝V3−（Ｖcc−ＶBE1）
＝ＶBE1−ＶBE6＋I1・R2
＝ｋＴ／ｑln ｈFE3＋I1・R2 ……(2)
上記(2)式の第１項は、ｈFE3≒100とすると120
（mv）となり、I1＝10〔μＡ〕，R2＝20〔ＫΩ〕
に設定すると、第２項は200（mv）になるので、
ＶCE1＝320〔mv〕となり、トランジスタ１の飽
和は無くなる。
（mv）となり、I1＝10〔μＡ〕，R2＝20〔ＫΩ〕
に設定すると、第２項は200（mv）になるので、
ＶCE1＝320〔mv〕となり、トランジスタ１の飽
和は無くなる。
また、トランジスタ４のコレクタ・エミツタ間
電圧ＶCE3は、次のようになる。
電圧ＶCE3は、次のようになる。
ＶCE3＝Ｖcc−V3
＝ＶBE6−I1・R2 ……(3)
従つて、I0＝10〔μＡ〕とする時、ＶBE6670
〔mv〕となり、ＶCE3470〔mv〕となるので、
トランジスタ４も活性領域を維持できる。
〔mv〕となり、ＶCE3470〔mv〕となるので、
トランジスタ４も活性領域を維持できる。
上記説明の如く、本発明による回路によれば、
Ｖio＝Ｖccになる時、トランジスタ１の飽和を防
止できる（R2・I1の電圧降下分200mvだけＶCE
１を大きくした）ため、活性領域で安定に動作さ
せることができる。
Ｖio＝Ｖccになる時、トランジスタ１の飽和を防
止できる（R2・I1の電圧降下分200mvだけＶCE
１を大きくした）ため、活性領域で安定に動作さ
せることができる。
第３図はPNPトランジスタを用いて差動入力を
構成した場合の一実施例を示し、この場合も、第
２図と同様、I1・R2の電圧降下分補償されるた
め、OV（GND）電位より、活性領域で安定に動
作させることができる。
構成した場合の一実施例を示し、この場合も、第
２図と同様、I1・R2の電圧降下分補償されるた
め、OV（GND）電位より、活性領域で安定に動
作させることができる。
なお、本発明によれば、比較回路以外に増幅器
（演算増幅回路）を構成するときも、同様に動作
安定領域（ダイナミツクレンジ）を広くすること
ができる。
（演算増幅回路）を構成するときも、同様に動作
安定領域（ダイナミツクレンジ）を広くすること
ができる。
第１図は従来の比較回路を示す回路図、第２図
及び第３図はこの発明による比較回路の実施例を
示す回路図である。 図において、１，２は差動接続されたトランジ
スタ、３は定電流源、４，５は定電流負荷を構成
するトランジスタ、６，７，８はベース電流吸込
み部を構成するトランジスタ及び定電流源、１５
は飽和防止用抵抗である。なお、図中同一符号は
それぞれ同一または相当部分を示す。
及び第３図はこの発明による比較回路の実施例を
示す回路図である。 図において、１，２は差動接続されたトランジ
スタ、３は定電流源、４，５は定電流負荷を構成
するトランジスタ、６，７，８はベース電流吸込
み部を構成するトランジスタ及び定電流源、１５
は飽和防止用抵抗である。なお、図中同一符号は
それぞれ同一または相当部分を示す。
Claims (1)
- １ ベースに第１入力電圧が印加される第１極性
の第１の入力トランジスタ、この第１の入力トラ
ンジスタのエミツタにエミツタが接続され、ベー
スに第２入力電圧が印加される第１極性の第２の
入力トランジスタ、上記第１及び第２の入力トラ
ンジスタの各々のコレクタに各々のコレクタが接
続され、互いにベースが接続された第２極性の第
１及び第２の負荷トランジスタ、これら第１及び
第２の負荷トランジスタのエミツタにコレクタが
接続され、第１の負荷トランジスタのコレクタに
ベースが接続された第１極性の第３のトランジス
タ、上記第１及び第２の負荷トランジスタのベー
スにエミツタが接続された第２極性の第４のトラ
ンジスタ、この第４トランジスタのベースと上記
第３トランジスタのエミツタとの間に接続された
抵抗体、上記第４トランジスタのベースに一端が
接続され、他端が接地された定電流源を備えたこ
とを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177801A JPS57101407A (en) | 1980-12-15 | 1980-12-15 | Amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177801A JPS57101407A (en) | 1980-12-15 | 1980-12-15 | Amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57101407A JPS57101407A (en) | 1982-06-24 |
| JPS6222485B2 true JPS6222485B2 (ja) | 1987-05-18 |
Family
ID=16037320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55177801A Granted JPS57101407A (en) | 1980-12-15 | 1980-12-15 | Amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57101407A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4227282C1 (de) * | 1992-08-18 | 1993-11-25 | Siemens Ag | Digitaler Stromschalter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117348A (ja) * | 1974-02-28 | 1975-09-13 |
-
1980
- 1980-12-15 JP JP55177801A patent/JPS57101407A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117348A (ja) * | 1974-02-28 | 1975-09-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57101407A (en) | 1982-06-24 |
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