JP6437333B2

JP6437333B2 - 半導体装置

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Publication number: JP6437333B2
Application number: JP2015021737A
Authority: JP
Inventors: 博之谷川
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-02-06
Filing date: 2015-02-06
Publication date: 2018-12-12
Anticipated expiration: 2035-02-06
Also published as: JP2016146009A

Description

本発明は、内部電源電圧生成回路を備えた半導体装置に関する。

半導体装置において、外部電源電圧を装置内部で必要とする電圧値に降圧して用いること（内部降圧）が行われている（例えば、特許文献１）。かかる装置においては、例えば内部電源電圧生成回路が外部電源電圧を降圧して内部電源電圧を生成し、これを半導体装置内部のコア回路に供給する。

特開平１０−２８９５７６号公報

このような半導体装置において、クロック同期型のコア回路は、休止期間と動作期間とを切り替えつつ動作を行う。休止モードから動作モードに切り替わる際、コア回路の各部が一斉に動作を開始することにより、内部電源電圧生成回路を介して外部電源電圧にノイズが重畳され、内部電源電圧生成回路を構成する基準電圧発生回路の出力電圧が低下する場合がある。このため、基準電圧発生回路の出力電圧の低下により、内部電源電圧の電圧値がコア回路の動作保証範囲よりも低下し、目標とするコア回路の性能を得ることが困難になるという問題があった。

また、コア回路が動作モードに切り替わった直後には、内部電源電圧生成回路から電圧が十分に供給されず、内部電源電圧の電圧値が急激に低下して、動作保証範囲を下回ってしまうという問題があった。

そこで、本発明は、内部電源電圧がコア回路の動作保証範囲から外れることを防ぐことが可能な半導体装置を提供することを目的とする。

本発明に係る半導体装置は、スタンバイ信号に応じて休止期間と動作期間とを繰り返して動作するコア回路と、内部電源電圧を生成して前記コア回路に供給する内部電源電圧生成回路と、を有する半導体装置であって、前記内部電源電圧生成回路は、外部電源電圧の供給を受ける第１端子と、前記外部電源電圧に基づいて基準電圧を生成する基準電圧生成回路と、前記第１端子を介して前記外部電源電圧の印加を受け、前記基準電圧に基づいて第１内部電源電圧を生成し、前記コア回路に供給する第１レギュレータ回路と、を含み、前記基準電圧生成回路は、前記コア回路の動作を保証する動作保証範囲の中心値に対応する中心基準電圧よりも高い電圧を設定値として、前記基準電圧を生成し、前記第１レギュレータ回路は、前記コア回路の前記動作保証範囲の中心値よりも高く上限値よりも低い電圧値を設定値として、前記第１内部電源電圧を生成する、ことを特徴とする。

本発明によれば、内部電源電圧がコア回路の動作保証範囲から外れることを防ぐことが可能となる。

実施例１における内部電源電圧生成回路１０及びコア回路１１の構成を示すブロック図である。実施例１における基準電圧生成回路１２及び第１レギュレータ回路１３の構成を示す図である。実施例１におけるスタンバイ信号の反転信号、基準電圧ＶＲＥＦ、内部電源電圧ＶＤＤを示すタイムチャートである。実施例２における内部電源電圧生成回路１０及びコア回路１１の構成を示すブロック図である。実施例２における第１レギュレータ回路１３及び第２レギュレータ回路１４の構成を示す図である。実施例２におけるスタンバイ信号の反転信号、基準電圧ＶＲＥＦ、内部電源電圧ＶＤＤを示すタイムチャートである。実施例３における内部電源電圧生成回路１０及びコア回路１１の構成を示すブロック図である。実施例３におけるスタンバイ信号の反転信号、基準電圧ＶＲＥＦ、内部電源電圧ＶＤＤを示すタイムチャートである。実施例４における内部電源電圧生成回路１０及びコア回路１１の構成を示すブロック図である。実施例４におけるスタンバイ信号の反転信号、基準電圧ＶＲＥＦ、内部電源電圧ＶＤＤを示すタイムチャートである。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る内部電源電圧生成回路１０及びコア回路１１を示すブロック図である。内部電源電圧生成回路１０及びコア回路１１は、半導体ＩＣに形成されている。

内部電源電圧生成回路１０は、外部から電源端子Ｔ１を介して電源電位ＶＣＣの供給を受け、内部電源電圧ＶＤＤを生成して、これをコア回路１１に供給する。内部電源電圧生成回路１０は、基準電圧生成回路１２及び第１レギュレータ回路１３を含む。

コア回路１１は、例えばクロック同期型の回路であり、内部電源電圧ＶＤＤの供給を受け、スタンバイ信号ＳＴＢＹの供給に応じて、動作モードと休止モードとを切り替えつつ動作を行う。スタンバイ信号ＳＴＢＹは、コア回路１１の動作モードと休止モードを指定する論理レベル“０”及び“１”を繰り返して、コア回路１１の動作モードと休止モードを指定する２値のパルス信号である。コア回路１１は、論理レベル“１”のスタンバイ信号ＳＴＢＹが供給されている間（以下、休止モード期間ＳＰと称する）、休止モードとなり、動作を休止する。一方、コア回路１１は、論理レベル“０”のスタンバイ信号ＳＴＢＹが供給されている間（以下、動作モード期間ＯＰと称する）、動作モードとなり、通常動作を行う。

基準電圧生成回路１２は、図２（ａ）に示すように、接地電位ＧＮＤと電源電位ＶＣＣとの間に直列接続されたツェナーダイオードＤ１及び抵抗Ｒ０を含む。基準電圧生成回路１２は、電源電位ＶＣＣに基づいて基準電圧ＶＲＥＦを生成し、これを第１レギュレータ回路１３に供給する。

第１レギュレータ回路１３は、電源電位ＶＣＣ及び基準電圧ＶＲＥＦの供給を受け、内部電源電圧ＶＤＤを生成して、これをコア回路１１に供給する。第１レギュレータ回路１３は、図２（ｂ）に示すように、オペアンプ２１、トランジスタ２２、抵抗Ｒ１及びＲ２を含む。

オペアンプ２１は、非反転入力端子に基準電圧ＶＲＥＦが入力され、反転入力端子が抵抗Ｒ１及びＲ２の間に接続されている。オペアンプ２１は、基準電圧生成回路１２から供給された基準電圧ＶＲＥＦの振幅を、抵抗Ｒ１及びＲ２の抵抗比（Ｒ１／Ｒ２）に対応した利得で増幅した増幅信号をトランジスタ２２のゲートに出力する。

トランジスタ２２は、Ｐチャネル型ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである。トランジスタ２２のゲートにはオペアンプ２１の出力電圧が印加され、ソースには電源電位ＶＣＣが印加されている。トランジスタ２２のドレインは抵抗Ｒ１の一端と接続されている。

抵抗Ｒ１及びＲ２は直列接続され、抵抗Ｒ２の他端には接地電位ＧＮＤが印加されている。

次に、基準電圧生成回路１２が生成する基準電圧ＶＲＥＦ及び第１レギュレータ回路１３が生成する内部電源電圧ＶＤＤについて、図３のタイムチャートを参照して説明する。

コア回路１１は、論理レベル“１”のスタンバイ信号ＳＴＢＹの供給を受け、休止モードとなる。すなわち、休止モード期間ＳＰの間、コア回路１１には、論理レベル“１”のスタンバイ信号ＳＴＢＹが供給されている。また、コア回路１１は、論理レベル“０”のスタンバイ信号ＳＴＢＹの供給を受け、動作モードとなる。すなわち、動作モード期間ＯＰにおいて、コア回路１１には、論理レベル“０”のスタンバイ信号ＳＴＢＹが供給されている。したがって、スタンバイ信号ＳＴＢＹを反転した反転信号は、図３に示すように、休止モード期間ＳＰにおいて論理レベル“０”、動作モード期間ＯＰにおいて論理レベル“１”を有する。

動作保証範囲ＧＲは、コア回路１１の動作が保証される内部電源電圧ＶＤＤの範囲を示すものである。上限電位ＵＶは動作保証範囲ＧＲの上限値、下限電位ＤＶは動作保証範囲ＧＲの下限値、中心電位ＣＶは動作保証範囲ＧＲの中心値の電位を示す。

中心基準電圧ＲＣＶは、中心電位ＣＶに対応する基準電圧を示す。すなわち、第１レギュレータ回路１３は、仮に基準電圧ＶＲＥＦの代わりに中心基準電圧ＲＣＶを与えられた場合、中心電位ＣＶに相当する電圧値の内部電源電圧ＶＤＤを生成する。

基準電圧生成回路１２は、中心基準電圧ＲＣＶよりも所定電位ｄＶＲだけ高い電圧値を設定値として、基準電圧ＶＲＥＦを生成する。基準電圧ＶＲＥＦの出力値は、休止モード期間ＳＰにおいては、設定値とほぼ同じ値に維持される。一方、動作モード期間ＯＰにおいては、コア回路１１の動作に起因して電源電位ＶＣＣに重畳されるノイズにより、基準電圧ＶＲＥＦの出力値は、設定値よりも低下する。

第１レギュレータ回路１３は、動作保証範囲ＧＲの中心電位ＣＶよりも所定電位ｄＶＣだけ高い電圧値を設定値として内部電源電圧ＶＤＤを生成し、これをコア回路１１に供給する。内部電源電圧ＶＤＤの出力値は、休止モード期間ＳＰにおいては、設定値とほぼ同じ値に維持される。一方、動作モード期間ＯＰにおいては、基準電圧ＶＲＥＦの出力値の低下の影響により、内部電源電圧ＶＤＤの出力値も低下する。また、休止モード期間ＳＰから動作モード期間ＯＰへの移行直後には、コア回路１１への十分な内部電源電圧ＶＤＤの供給が間に合わないため、内部電源電圧ＶＤＤの出力値が急激に低下する。

しかしながら、本実施例における第１レギュレータ回路１３は、中心電位ＣＶよりも所定電位ｄＶＣだけ高い電圧値を設定値として内部電源電圧ＶＤＤを生成しているため、内部電源電圧ＶＤＤの出力値は、動作モード期間ＯＰにおいて基準電圧ＶＲＥＦの出力値の低下に応じて電圧値が低下しても、動作保証範囲ＧＲの下限電位ＤＶを下回らない。また、休止モード期間ＳＰにおける電圧値を高く設定することにより、コア回路１１が動作を開始した際の内部電源電圧ＶＤＤの電圧値のマージンを広くとることができるため、休止モード期間ＳＰから動作モード期間ＯＰへの移行直後に電圧値の急激な低下が生じても、内部電源電圧ＶＤＤの出力値は、動作保証範囲ＧＲの下限電位ＤＶを下回らない。

すなわち、本実施例における内部電源電圧生成回路１０は、基準電圧生成回路１２において、中心基準電圧ＲＣＶよりも所定電位ｄＶＲだけ高い電圧値を設定値として基準電圧ＶＲＥＦを生成する。また、この基準電圧ＶＲＥＦと電源電位ＶＣＣとに基づいて、第１レギュレータ回路１３において、中心電位ＣＶよりも所定電位ｄＶＣだけ高い電圧値を設定値として、内部電源電圧ＶＤＤを生成する。内部電源電圧ＶＤＤの設定値が所定電位ｄＶＣ分のマージンを有するため、動作モード期間ＯＰにおいて電圧値が低下した場合であっても、内部電源電圧ＶＤＤの出力値が動作保証範囲ＧＲから外れるのを防止することができる。

図４は、本実施例における内部電源電圧生成回路１０及びコア回路１１を示すブロック図である。内部電源電圧生成回路１０は、基準電圧生成回路１２、第１レギュレータ回路１３、第２レギュレータ回路１４及びインバータ１５を含む。

基準電圧生成回路１２は、外部から電源端子Ｔ１を介して供給された電源電位ＶＣＣに基づいて基準電圧ＶＲＥＦを生成し、これを第１レギュレータ回路１３及び第２レギュレータ回路１４に供給する。

インバータ１５は、端子ＴＳを介して供給されたスタンバイ信号ＳＴＢＹを反転させ、反転信号を第２レギュレータ回路１４に供給する。

第１レギュレータ回路１３は、図５（ａ）に示すように、オペアンプ２３、トランジスタ２４、トランジスタ２５、抵抗Ｒ３及びＲ４を含む。

オペアンプ２３は、非反転入力端子に基準電圧ＶＲＥＦが入力され、反転入力端子は抵抗Ｒ３及びＲ４の間に接続されている。オペアンプ２３は、基準電圧生成回路１２から供給された基準電圧ＶＲＥＦの振幅を、抵抗Ｒ３及びＲ４の抵抗比（Ｒ３／Ｒ４）に対応した利得で増幅した増幅信号をトランジスタ２４のゲートに出力する。

トランジスタ２４は、Ｐチャネル型ＭＯＳトランジスタである。トランジスタ２４のゲートにはオペアンプ２３の出力電圧が印加され、ソースには電源電位ＶＣＣが印加されている。トランジスタ２４のドレインは抵抗Ｒ３の一端と接続されている。

抵抗Ｒ３及びＲ４は直列接続され、抵抗Ｒ４の他端はトランジスタ２５のドレインと接続されている。

トランジスタ２５は、Ｎチャネル型ＭＯＳトランジスタである。トランジスタ２５のゲートには、スタンバイ信号ＳＴＢＹが印加される。したがって、トランジスタ２５はスタンバイ信号ＳＴＢＹが論理レベル“１”の場合にオン状態（すなわち、導通状態）となり、スタンバイ信号ＳＴＢＹが論理レベル“０”の場合にオフ状態（すなわち、非道通状態）となる。

第２レギュレータ回路１４は、図５（ｂ）に示すように、オペアンプ２６、トランジスタ２７、トランジスタ２８、抵抗Ｒ５及びＲ６を含む。

オペアンプ２６は、非反転入力端子に基準電圧ＶＲＥＦが入力され、反転入力端子は抵抗Ｒ５及びＲ６の間に接続されている。オペアンプ２６は、基準電圧生成回路１２から供給された基準電圧ＶＲＥＦの振幅を、抵抗Ｒ５及びＲ６の抵抗比（Ｒ５／Ｒ６）に対応した利得で増幅した増幅信号をトランジスタ２７のゲートに出力する。

トランジスタ２７は、Ｐチャネル型ＭＯＳトランジスタである。トランジスタ２７のゲートにはオペアンプ２６の出力電圧が印加され、ソースには電源電位ＶＣＣが印加されている。トランジスタ２７のドレインは抵抗Ｒ５の一端と接続されている。

抵抗Ｒ５の他端はＲ６の一端と接続され、抵抗Ｒ６の他端はトランジスタ２８のドレインと接続されている。また、抵抗Ｒ５及びＲ６の抵抗比（Ｒ５／Ｒ６）は、抵抗Ｒ３及びＲ４の抵抗比（Ｒ３／Ｒ４）よりも小さい。

トランジスタ２８は、Ｎチャネル型ＭＯＳトランジスタである。トランジスタ２８のゲートには、スタンバイ信号ＳＴＢＹの反転信号がインバータ１５から供給される。したがって、トランジスタ２８はスタンバイ信号ＳＴＢＹが論理レベル“０”（反転信号が論理レベル“１”）の場合にオン状態（すなわち、導通状態）となり、スタンバイ信号ＳＴＢＹが論理レベル“１”（反転信号が論理レベル“０”）の場合にオフ状態（すなわち、非導通状態）となる。

第１レギュレータ回路１３及び第２レギュレータ回路１４は、スタンバイ信号ＳＴＢＹの論理レベルが“０”か“１”かに応じて相補的に動作する。すなわち、スタンバイ信号ＳＴＢＹが論理レベル“１”の場合、トランジスタ２５がオン状態（すなわち、導通状態）となり、第１レギュレータ回路１３は内部電源電圧ＶＤＤ１を生成する。スタンバイ信号ＳＴＢＹが論理レベル“０”の場合、トランジスタ２８がオン状態（すなわち、導通状態）となり、第２レギュレータ回路１４は内部電源電圧ＶＤＤ２を生成する。

また、上記の通り、第１レギュレータ回路１３における抵抗分圧比Ｒ３／Ｒ４は、第２レギュレータ回路１４における抵抗分圧比Ｒ５／Ｒ６よりも大きい。したがって、第１レギュレータ回路１３が生成する内部電源電圧ＶＤＤ１は、第２レギュレータ回路１４が生成する内部電源電圧ＶＤＤ２よりも大きい。

図６は、本実施例におけるスタンバイ信号ＳＴＢＹの反転信号、基準電圧ＶＲＥＦ、内部電源電圧ＶＤＤ（ＶＤＤ１及びＶＤＤ２）を示すタイムチャートである。

基準電圧生成回路１２は、中心基準電圧ＲＣＶよりも所定電位ｄＶＲだけ高い電圧値を設定値として、基準電圧ＶＲＥＦを生成する。基準電圧ＶＲＥＦの出力値は、休止モード期間ＳＰにおいて設定値とほぼ同じ値に維持される。一方、動作モード期間ＯＰにおいては、基準電圧ＶＲＥＦの出力値は、設定値よりも低下する。

第１レギュレータ回路１３は、休止モード期間ＳＰにおいて、動作保証範囲ＧＲの中心電位ＣＶよりも所定電位ｄＶＣだけ高い電圧値を有する内部電源電圧ＶＤＤ１を生成する。

第２レギュレータ回路１４は、動作モード期間ＯＰにおいて、休止モード期間ＳＰにおける内部電源電圧ＶＤＤ１よりも低い中心電位ＣＶを設定値として、内部電源電圧ＶＤＤ２を生成する。内部電源電圧ＶＤＤ２の出力値は、動作モード期間ＯＰにおける基準電圧ＶＲＥＦの低下により、設定値よりも低い電圧値となる。また、休止モード期間ＳＰから動作モード期間ＯＰへの移行直後には、コア回路１１への十分な内部電源電圧ＶＤＤの供給が間に合わないため、内部電源電圧ＶＤＤの出力値が急激に低下する。

しかしながら、本実施例においては、第１レギュレータ回路１３が、休止モード期間ＳＰにおいて動作保証範囲ＧＲの中心電位ＣＶよりも所定電位ｄＶＣだけ高い電圧値を設定値として内部電源電圧ＶＤＤ１を生成している。このため、休止モード期間ＳＰから動作モード期間ＯＰへの移行時に内部電源電圧がＶＤＤ２からＶＤＤ１へと切り替わった際、電圧値の低下が生じても、内部電源電圧ＶＤＤ２は動作保証範囲ＧＲの下限電位ＤＶを下回らない。

また、動作モード期間ＯＰから休止モード期間ＳＰに移行すると、コア回路１１は動作を停止する。この際、内部電源電圧がＶＤＤ２からＶＤＤ１に切り替わった直後、コア回路１１の各部が一斉に動作を停止することに起因して、ＶＤＤ１が一時的に設定値を上回る「オーバーシュート」の状態が生じる。

しかしながら、本実施例の第２レギュレータ回路１４は、動作モード期間ＯＰにおいて、内部電源電圧ＶＤＤ１の設定値よりも低い、動作保証範囲ＧＲの中心電位ＣＶを設定値として内部電源電圧ＶＤＤ２を生成しているため、内部電源電圧ＶＤＤ１の電圧値は、オーバーシュートしたとしても動作保証範囲ＧＲの上限電位ＵＶを上回らない。

したがって、本実施例の内部電源電圧生成回路１０によれば、内部電源電圧ＶＤＤの電圧値が動作保証範囲ＧＲから外れるのを防止することができる。

図７は、本実施例における内部電源電圧生成回路１０及びコア回路１１を示すブロック図である。内部電源電圧生成回路１０は、第１基準電圧生成回路１２、第１レギュレータ回路１３、第２基準電圧生成回路１６、第３レギュレータ回路１７、発振回路１８及びＰＬＬ（Phase Locked Loop）回路１９を含む。

コア回路１１は、例えばフリップフロップ等を含み、発振回路１８からクロック信号ＣＫ１、ＰＬＬ回路１９からの逓倍クロック信号ＣＫ２の供給を受け、これに同期して所定の動作を行う。

第１基準電圧生成回路１２は、電源端子Ｔ１を介して供給された第１電源電位ＶＣＣ１に基づいて第１基準電圧ＶＲＥＦ１を生成し、これを第１レギュレータ回路１３に供給する。

第１レギュレータ回路１３は、第１基準電圧生成回路１２から供給された基準電圧ＶＲＥＦ１に基づいて内部電源電圧ＶＤＤを生成し、これをコア回路１１に供給する。

第２基準電圧生成回路１６は、電源端子Ｔ２を介して供給された第２電源電位ＶＣＣ２に基づいて第２基準電圧ＶＲＥＦ２を生成し、これを第３レギュレータ回路１７に供給する。

第３レギュレータ回路１７は、第２基準電圧生成回路１６から供給された第２基準電圧ＶＲＥＦ２に基づいてＰＬＬ電源電圧ＶＤＤ＿ＰＬＬを生成し、これを発振回路１８及びＰＬＬ回路１９に供給する。

発振回路１８は、ＰＬＬ電源電圧ＶＤＤ＿ＰＬＬの供給を受け、クロック信号ＣＫ１を生成して、これをＰＬＬ回路１９及びコア回路１１に供給する。

ＰＬＬ回路１９は、ＰＬＬ電源電圧ＶＤＤ＿ＰＬＬの供給を受け、クロック信号ＣＫ１を逓倍して逓倍クロック信号ＣＫ２を生成して、これをコア回路１１に供給する。

図８は、本実施例におけるスタンバイ信号ＳＴＢＹの反転信号、第１基準電圧ＶＲＥＦ１、内部電源電圧ＶＤＤ、第２基準電圧ＶＲＥＦ２及びＰＬＬ電源電圧ＶＤＤ＿ＰＬＬを示すタイムチャートである。

第１基準電圧生成回路１２は、第１電源電位ＶＣＣ１の供給を受け、中心基準電圧ＲＣＶよりも所定電位ｄＶＲだけ高い電圧値を設定値として第１基準電圧ＶＲＥＦ１を生成し、これを第１レギュレータ回路１３に供給する。第１基準電圧ＶＲＥＦ１の出力値は、休止モード期間ＳＰにおいて設定値とほぼ同じ値に維持され、動作モード期間ＯＰにおいて設定値よりも低下する。

第２基準電圧生成回路１６は、第２電源電位ＶＣＣ２の供給を受け、中心基準電圧ＲＣＶと同電位を設定値として第２基準電圧ＶＲＥＦ２を生成し、これを第１レギュレータ回路１３に供給する。したがって、第２基準電圧ＶＲＥＦ２の設定値は、第１基準電圧ＶＲＥＦ１の設定値よりも小さい。また、第２基準電圧ＶＲＥＦ２は、コア回路１１の各部が動作することにより第１電源電位ＶＣＣ１に重畳されるノイズの影響を受けないため、動作モード期間ＯＰ及び休止モード期間ＳＰを通じて出力値が設定値とほぼ同じ値に維持される。

第１レギュレータ回路１３は、動作保証範囲ＧＲの中心電位ＣＶよりも所定電位ｄＶＣだけ高い電圧値を設定値として内部電源電圧ＶＤＤを生成し、これをコア回路１１に供給する。内部電源電圧ＶＤＤの出力値は、休止モード期間ＳＰにおいて設定値とほぼ同じ値に維持される一方、動作モード期間ＯＰにおいては、第１基準電圧ＶＲＥＦ１の低下により電圧値が低下する。また、休止モード期間ＳＰから動作モード期間ＯＰへの移行直後には、コア回路１１への十分な内部電源電圧ＶＤＤの供給が間に合わないため、内部電源電圧ＶＤＤの出力値が急激に低下する。

第３レギュレータ回路１７は、動作保証範囲ＧＲの中心電位ＣＶを設定値として、ＰＬＬ電源電圧ＶＤＤ＿ＰＬＬを生成する。第２基準電圧ＶＲＥＦ２の設定値が、動作モード期間ＯＰ及び休止モード期間ＳＰを通じてほぼ同じ値に維持されるため、ＰＬＬ電源電圧ＶＤＤ＿ＰＬＬの出力値も、動作モード期間ＯＰ及び休止モード期間ＳＰを通じて設定値とほぼ同じ値に維持される。

本実施例において、第１レギュレータ回路１３は、中心電位ＣＶよりも所定電位ｄＶＣだけ高い電圧値を設定値として内部電源電圧ＶＤＤを生成している。このため、電圧値の低下が生じても、内部電源電圧ＶＤＤの出力値は、動作保証範囲ＧＲの下限電位ＤＶを下回らない。

また、ＰＬＬ電源電圧ＶＤＤ＿ＰＬＬは、コア回路１１の動作保証範囲ＧＲの中心電位ＣＶを設定値として生成され、出力値もこれとほぼ同じ値に維持される。このため、例えば電圧値の大きい電源電圧がＰＬＬ回路１９に供給されることによりフリップフロップが高速動作する等の事態が生じないため、コア回路１１内のフリップフロップのホールドマージンを十分に確保することができる。

また、発振回路１８及びＰＬＬ回路１９は、電源電位ＶＣＣ２に基づいて生成されたＰＬＬ電源電圧ＶＤＤ＿ＰＬＬに応じて、夫々クロック信号ＣＫ１及びＣＫ２を生成する。したがって、コア回路１１の動作時に第１電源電位ＶＣＣに重畳されるノイズの影響を受けないため、ノイズに起因してクロック信号ＣＫ１及びＣＫ２にジッタが発生することを防止することができる。また、これにより、コア回路１１内のフリップフロップのセットアップマージン及びホールドマージンを十分に確保することができる。

図９は、本実施例における内部電源電圧生成回路１０及びコア回路１１を示すブロック図である。内部電源電圧生成回路１０は、第２基準電圧生成回路１６、第１レギュレータ回路１３、第３レギュレータ回路１７、発振回路１８及びＰＬＬ回路１９を含む。

第１レギュレータ回路１３は、電源端子Ｔ１を介して供給された第１電源電位ＶＣＣ１及び第２基準電圧生成回路１６から供給された第２基準電圧ＶＲＥＦ２に基づいて、内部電源電圧ＶＤＤを生成し、これをコア回路１１に供給する。

第２基準電圧生成回路１６は、電源端子Ｔ２を介して供給された第２電源電位ＶＣＣ２に基づいて第２基準電圧ＶＲＥＦ２を生成し、これを第１レギュレータ回路１３及び第３レギュレータ回路１７に供給する。

第３レギュレータ回路１７は、電源端子Ｔ２を介して供給された第２電源電位ＶＣＣ２及び第２基準電圧生成回路１６から供給された第２基準電圧ＶＲＥＦ２に基づいてＰＬＬ電源電圧ＶＤＤ＿ＰＬＬを生成し、発振回路１８及びＰＬＬ回路１９に供給する。

ＰＬＬ回路１９は、ＰＬＬ電源電圧ＶＤＤ＿ＰＬＬの供給を受け、クロック信号ＣＫ１を逓倍した逓倍クロック信号ＣＫ２を生成して、これをコア回路１１に供給する。

図１０は、本実施例におけるスタンバイ信号ＳＴＢＹの反転信号、第２基準電圧ＶＲＥＦ２、内部電源電圧ＶＤＤ及びＰＬＬ電源電圧ＶＤＤ＿ＰＬＬを示すタイムチャートである。

第２基準電圧生成回路１６は、第２電源電位ＶＣＣ２の供給を受け、中心基準電圧ＲＣＶと同電位を設定値として第２基準電圧ＶＲＥＦ２を生成し、これを第１レギュレータ回路１３に供給する。第２基準電圧ＶＲＥＦ２は、コア回路１１の各部が動作することにより第１電源電位ＶＣＣ１に重畳されるノイズの影響を受けないため、動作モード期間ＯＰ及び休止モード期間ＳＰを通じて出力値が設定値とほぼ同じ値に維持される。

第１レギュレータ回路１３は、動作保証範囲ＧＲの中心電位ＣＶよりも所定電位ｄＶＣだけ高い電圧値を設定値として内部電源電圧ＶＤＤを生成し、これをコア回路１１に供給する。本実施例では、第２基準電圧ＶＲＥＦ２の設定値が、動作モード期間ＯＰ及び休止モード期間ＳＰを通じてほぼ同じ値に維持されるため、基準電圧の低下による内部電源電圧ＶＤＤの出力値の低下は生じない。

一方、休止モード期間ＳＰから動作モード期間ＯＰへの移行直後には、コア回路１１への十分な内部電源電圧ＶＤＤの供給が間に合わないため、内部電源電圧ＶＤＤの出力値が急激に低下する。しかし、第１レギュレータ回路１３は、中心電位ＣＶよりも所定電位ｄＶＣだけ高い電圧値を設定値として内部電源電圧ＶＤＤを生成しているため、電圧値の低下が生じても、内部電源電圧ＶＤＤの出力値は、動作保証範囲ＧＲの下限電位ＤＶを下回らない。

また、ＰＬＬ電源電圧ＶＤＤ＿ＰＬＬは、コア回路１１の動作保証範囲ＧＲの中心電位ＣＶを設定値として生成され、出力値もこれとほぼ同じ値に維持される。このため、実施例３と同様、電圧値の大きい電源電圧がＰＬＬ回路に供給されることによりフリップフロップが高速動作する等の事態が生じないため、コア回路１１内のフリップフロップのホールドマージンを十分に確保することができる。

また、第１レギュレータ回路１３は第２基準電圧生成回路１６からの基準電圧ＶＲＥＦ２の供給を受けて、内部電源電圧ＶＤＤを生成する。一方、第３レギュレータ回路１７も、第２基準電圧生成回路１６からの基準電圧ＶＲＥＦ２の供給を受けて、ＰＬＬ電源電圧ＶＤＤ＿ＰＬＬを生成する。このように、共通の基準電圧を用いて内部電源電圧ＶＤＤ及びＰＬＬ電源電圧ＶＤＤ＿ＰＬＬを成生成しているため、コア回路１１と発振回路１８及びＰＬＬ回路１９との電気的特性を合致させることができる。また、第２基準電圧生成回路１６を複数設ける必要がないため、内部電源電圧生成回路１０の回路面積を小さく抑えることができる。

なお、上記実施例では、第１レギュレータ回路１３が、動作保証範囲ＧＲの中心電位ＣＶよりも所定電位ｄＶＣだけ高い電圧値を設定値として内部電源電圧ＶＤＤを生成するとして説明した。しかし、休止モード期間ＳＰにおける内部電源電圧ＶＤＤの電圧値は、一定値に限られない。例えば、休止モード期間ＳＰの間、動作保証範囲ＧＲの中心電位ＣＶから上限電位ＵＶまでの間の範囲で時間とともに増加する電圧値を設定値として、内部電源電圧ＶＤＤを生成してもよい。要するに、第１レギュレータ回路１３は、動作保証範囲ＧＲの中心電位ＣＶよりも高く、上限電位ＵＶよりも低い電圧値を設定値として、内部電源電圧ＶＤＤを生成すればよい。

１０内部電源電圧生成回路
１１コア回路
１２基準電圧生成回路
１３第１レギュレータ回路
１４第２レギュレータ回路
１５インバータ
１６第２基準電圧生成回路
１７第３レギュレータ回路
１８発振回路
１９ＰＬＬ回路
２１オペアンプ
２２トランジスタ
２３オペアンプ
２４、２５トランジスタ
２６オペアンプ
２７、２８トランジスタ

Claims

スタンバイ信号に応じて休止期間と動作期間とを繰り返して動作するコア回路と、内部電源電圧を生成して前記コア回路に供給する内部電源電圧生成回路と、を有する半導体装置であって、
前記内部電源電圧生成回路は、
外部電源電圧の供給を受ける第１端子と、
前記外部電源電圧に基づいて基準電圧を生成する基準電圧生成回路と、
前記第１端子を介して前記外部電源電圧の印加を受け、前記基準電圧に基づいて第１内部電源電圧を生成し、前記コア回路に供給する第１レギュレータ回路と、
を含み、
前記基準電圧生成回路は、前記コア回路の動作を保証する動作保証範囲の中心値に対応する中心基準電圧よりも高い電圧を設定値として、前記基準電圧を生成し、
前記第１レギュレータ回路は、前記コア回路の前記動作保証範囲の中心値よりも高く上限値よりも低い電圧値を設定値として、前記第１内部電源電圧を生成する、
ことを特徴とする半導体装置。
前記内部電源電圧生成回路は、前記外部電源電圧と前記基準電圧とに基づいて、前記動作保証範囲の中心値以上且つ前記第１内部電源電圧の電圧値未満の電圧値を設定値として第２内部電源電圧を生成し、前記動作期間において前記コア回路に供給する第２レギュレータ回路を含み、
前記第１レギュレータ回路は、前記休止期間において前記第１内部電源電圧を前記コア回路に供給する、
ことを特徴とする請求項１に記載の半導体装置。
前記第１レギュレータ回路は、論理レベル“０”及び“１”が繰り返される前記スタンバイ信号の供給を受け、前記スタンバイ信号が前記コア回路の休止を指定する論理レベル“１”である期間にオン状態となる第１トランジスタを含み、
前記第２レギュレータ回路は、前記スタンバイ信号の論理レベルを反転した反転信号の供給を受け、前記反転信号が前記コア回路の動作を指定する論理レベル“１”である期間にオン状態となる第２トランジスタを含み、
前記第１レギュレータ回路及び前記第２レギュレータ回路は、前記スタンバイ信号の論理レベルに応じて、相補的に動作することを特徴とする請求項２に記載の半導体装置。
前記内部電源電圧生成回路は、
第２外部電源電圧の供給を受ける第２端子と、
クロック信号を生成して前記コア回路に供給する発振回路と、
前記クロック信号を逓倍して逓倍クロック信号を生成するＰＬＬ回路と、
前記第２外部電源電圧に基づいて、前記基準電圧の設定値よりも低い電圧値を有する第２基準電圧を生成する第２基準電圧生成回路と、
前記第２外部電源電圧と前記第２基準電圧とに基づいて、前記動作保証範囲の中心値を設定値としてＰＬＬ用内部電源電圧を生成し、前記発振回路と前記ＰＬＬ回路とに供給する第３レギュレータ回路と、
をさらに含むことを特徴とする請求項１に記載の半導体装置。
前記内部電源電圧生成回路は、
第２外部電源電圧の供給を受ける第２端子と、
クロック信号を生成して前記コア回路に供給する発振回路と、
前記クロック信号を逓倍して逓倍クロック信号を生成するＰＬＬ回路と、
前記第２外部電源電圧と前記基準電圧とに基づいて、前記動作保証範囲の中心値を設定値としてＰＬＬ用内部電源電圧を生成し、前記発振回路と前記ＰＬＬ回路とに供給する第３レギュレータ回路と、を含み、
前記基準電圧生成回路は、前記第２外部電源電圧に基づいて前記基準電圧を生成する、
ことを特徴とする請求項１に記載の半導体装置。
前記第１レギュレータ回路は、前記休止期間の間、前記動作保証範囲の中心値と上限値との間の範囲で時間とともに電圧値が増加する前記第１内部電源電圧を生成する、
ことを特徴とする請求項１乃至５のいずれか１に記載の半導体装置。