KR20080074670A - 반도체 메모리 장치의 지연 회로 - Google Patents
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Abstract
본 발명은 입력 신호가 인에이블되는 타이밍에 인에이블되는 펄스를 생성하는 펄스 생성 수단, 및 상기 펄스와 상기 입력 신호에 응답하여 상기 입력 신호가 디스에이블되는 타이밍에 인에이블되는 지연 신호를 생성하는 지연 신호 생성 수단을 포함한다.
지연, 입력 신호, 출력 신호
Description
도 1은 종래 기술에 따른 반도체 메모리 장치의 지연 회로의 블록도,
도 2는 종래 기술에 따른 반도체 메모리 장치의 지연 회로의 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 지연 회로의 회로도,
도 4는 본 발명에 따른 반도체 메모리 장치의 지연 회로의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 펄스 생성 수단 20: 지연 신호 생성 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 입력 신호를 지연시켜 출력하는 지연 회로에 관한 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 지연 회로의 블록도이다.
종래 기술에 따른 반도체 메모리 장치의 지연 회로는 입력 신호(Signal_in)를 지연시켜 지연 신호(Signal_out)를 출력한다. 이때, 도 1에 도시한 바와 같이 지연기(1)를 이용한다. 상기 지연기(1)는 RC지연기, 및 인버터를 직렬로 연결한 인 버터 체인을 포함한다.
하지만 종래 기술에 따른 반도체 메모리 장치의 지연 회로는 상기 입력 신호(Signal_in)를 지연시켜 상기 지연 신호(Signal_out)를 생성할 경우, 상기 입력 신호(Signal_in)가 로우로 천이하는 타이밍에 상기 지연 신호(Signal_out)가 하이로 천이하는 타이밍을 맞추기 힘들다.
따라서 종래의 지연 회로가 적용된 반도체 메모리 장치중 상기 입력 신호(Signal_in)와 상기 지연 신호(Signal_out)의 천이 타이밍을 정확히 맞추지 못해 오동작을 발생할 수 있는 반도체 메모리 장치도 있다. 예를 들어 피드백 회로에 종래 지연 회로가 적용되면 입력 신호와 출력 신호의 천이 타이밍이 처음에는 조금 차이가 나지만 피드백 회로를 여러번 거치면서 많은 차이를 보인다. 따라서 종래 지연 회로를 적용한 피드백 회로를 사용하는 반도체 메모리 장치는 오동작한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 입력 신호가 디스에이블되는 타이밍에 지연 신호를 인에이블시키는 반도체 메모리 장치의 지연 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 지연 회로는 입력 신호가 인에이블되는 타이밍에 인에이블되는 펄스를 생성하는 펄스 생성 수단, 및 상기 펄스와 상기 입력 신호에 응답하여 상기 입력 신호가 디스에이블되는 타이밍에 인에이블되는 지연 신호를 생성하는 지연 신호 생성 수단을 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 지연 회로는 입력 신호의 인에이블 구간동안 제 1 커패시터를 방전시키고 상기 입력 신호가 디스에이블되면 제 2 커패시터를 방전시켜 상기 제 1 및 제 2 커패시터의 전위 레벨을 비교하여 펄스를 생성하는 펄스 생성 수단, 및 상기 펄스와 상기 입력 신호의 전위 레벨이 같으면 인에이블되는 지연 신호를 생성하는 지연 신호 생성 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 지연 회로의 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 지연 회로의 회로도이다.
본 발명에 따른 반도체 메모리 장치의 지연 회로는 입력 신호(Signal_in)가 하이로 인에이블되는 타이밍에 로우로 인에이블되는 펄스(pulse)를 생성하는 펄스 생성 수단(10), 및 반전된 상기 입력 신호(Signal_in)와 상기 펄스(pulse)에 응답하여 지연 신호(Signal_out)를 생성하는 지연 신호 생성 수단(20)을 포함한다.
상기 펄스 생성 수단(10)은 상기 입력 신호(Signal_in)가 하이로 인에이블되는 타이밍에 로우로 인에이블되는 상기 펄스(pulse)를 생성한다. 이때, 상기 펄스(pulse)가 로우로 인에이블되어 있는 시간은 상기 입력 신호(Signal_in)가 하이로 인에이블되어 있는 시간의 두배이다.
상기 지연 신호 생성 수단(20)은 반전된 상기 입력 신호(Signal_in)와 상기 펄스(pulse)의 전위 레벨이 다르면 상기 지연 신호(Signal_out)를 하이로 인에이블시킨다. 또한 상기 입력 신호(Signal_in)와 상기 펄스(pulse)의 전위 레벨이 같으면 상기 지연 신호(Signal_out)를 로우로 디스에이블시킨다.
상기 펄스 생성 수단(10)은 제 1 충방전부(11)와 제 2 충방전부(12)의 출력 신호의 레벨을 비교하여 상기 펄스(pulse)를 생성한다. 따라서 상기 펄스 생성 수단(10)은 상기 제 1 충방전부(11), 상기 제 2 충방전부(12), 및 비교기(com11)를 포함한다.
상기 제 1 충방전부(11)는 제 1 커패시터(C11), 상기 입력 신호(Signal_in)가 하이인 인에이블 구간동안 제 1 커패시터(C11)를 방전시키는 제 1 방전부(11-2), 및 상기 펄스(pulse)가 하이로 디스에이블되면 상기 제 1 커패시터(C11)를 충전시키는 제 1 전압 인가부(11-1)를 포함한다.
상기 제 1 방전부(11-2)는 게이트단에 상기 입력 신호(Signal_in)를 입력 받고 소오스단이 접지단(VSS)에 연결된 제 1 트랜지스터(N11), 일단에 상기 제 1 트랜지스터(N11)의 드레인단이 연결되고 타단에 상기 제 1 커패시터(C11)와 상기 제 1 전압 인가부(11-1)의 출력단이 공통 연결된 제 1 저항 소자(R11)를 포함한다.
상기 제 1 전압 인가부(11-1)는 상기 펄스(pulse)가 입력되는 제 1 인버터(IV12), 게이트단에 상기 제 1 인버터(IV12)의 출력 신호를 입력 받고 소오스단에 외부 전압(VDD)을 인가 받으며 드레인단이 상기 제 1 전압 인가부(11-1)의 출력단인 제 2 트랜지스터(P11)를 포함한다.
상기 제 1 커패시터(C11)는 일단이 상기 제 1 저항 소자(R11)의 타단과 상기 제 2 트랜지스터(P11)의 드레인단이 연결된 노드에 연결되며 타단에 접지단(VSS)이 연결된다.
이때, 상기 제 1 충방전부(11)는 상기 제 1 커패시터(C11), 상기 제 1 전압 인가부(11-1), 및 상기 제 1 방전부(11-2)가 연결된 노드에 파워 업 신호(pwrup)에 응답하여 외부 전압(VDD)을 인가하는 제 1 초기화부(13)를 더 포함한다.
상기 제 1 초기화부(13)는 게이트단에 상기 파워 업 신호(pwrup)를 입력 받고 드레인단에 외부 전압(VDD)을 인가받으며 소오스단이 상기 초기화부(13)의 출력단인 제 3 트랜지스터(N13)를 포함한다.
상기 제 2 충방전부(12)는 제 2 커패시터(C12), 상기 입력 신호(Signal_in)를 반전시켜 출력하는 제 2 인버터(IV11), 상기 제 2 인버터(IV11)의 출력 신호에 응답하여 상기 제 2 커패시터(C12)를 충전시키는 제 2 전압 인가부(12-1), 및 상기 제 2 인버터(IV11)의 출력 신호에 응답하여 상기 제 2 커패시터(C12)를 방전시키는 제 2 방전부(12-2)를 포함한다. 이때, 상기 제 2 충방전부(12)는 상기 파워 업 신호(pwrup)에 응답하여 상기 제 2 커패시터(C12)를 방전시키는 제 2 초기화부(14)를 더 포함한다.
상기 제 2 방전부(12-2)는 상기 제 2 인버터(IV11)의 출력 신호가 하이이면 즉, 상기 입력 신호(Signal_in)가 로우이면 상기 제 2 커패시터(C12)를 방전시킨다.
상기 제 2 방전부(12-2)는 게이트단에 상기 제 2 인버터(IV11)의 출력 신호를 입력 받고 소오스단에 접지단(VSS)이 연결되며 드레인단에 제 2 저항 소자(R12)의 일단이 연결된 제 4 트랜지스터(N12)를 포함한다.
상기 제 2 전압 인가부(12-1)는 상기 제 2 인버터(IV11)의 출력 신호가 하이이면 즉, 상기 입력 신호(Signal_in)가 하이이면 상기 제 2 커패시터(C12)를 충전 시킨다.
상기 제 2 전압 인가부(12-1)는 게이트단에 상기 제 2 인버터(IV11)의 출력 신호를 입력 받고 소오스단에 외부 전압(VDD)을 인가 받으며 드레인단에 상기 제 2 저항 소자(R12)의 타단이 연결된 제 5 트랜지스터(P12)를 포함한다. 이때, 상기 제 1 저항 소자(R11)와 상기 제 2 저항 소자(R12)는 저항 값이 동일하다.
상기 제 2 커패시터(C12)는 일단에 상기 제 5 트랜지스터(P12)의 드레인단과 상기 제 2 저항 소자(R12)의 타단이 연결된 노드에 연결되며 타단에 접지단(VSS)이 연결된다.
상기 제 2 초기화부(14)는 게이트단에 상기 파워 업 신호(pwrup)가 입력되고 드레인단에 상기 제 2 커패시터(C12)의 일단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 6 트랜지스터(N14)를 포함한다.
상기 비교기(com11)는 제 1 입력단에 상기 제 1 커패시터(C11)의 일단이 연결되고 상기 제 2 입력단에 상기 제 2 커패시터(C12)의 일단이 연결된다. 따라서 상기 비교기(com11)는 상기 제 1 커패시터(C11)와 상기 제 2 커패시터(C12)의 전위 레벨을 비교하여 그 결과로 상기 펄스(pulse)를 생성한다.
상기 지연 신호 생성 수단(20)은 상기 입력 신호(Signal_in)를 반전시켜 출력하는 제 3 인버터(IV13), 상기 제 3 인버터(IV13)의 출력 신호와 상기 펄스(pulse)를 입력 받아 상기 지연 신호(Signal_out)를 출력하는 익스클루시브 오어 게이트(exclusive-OR gate, XOR11)를 포함한다.
따라서 상기 지연 신호 생성 수단(20)은 상기 제 3 인버터(IV13)의 출력 신 호와 상기 펄스(pulse)의 전위 레벨이 같으면 상기 지연 신호(Signal_out)를 하이로 출력한다. 또한 상기 제 3 인버터(IV13)의 출력 신호와 상기 펄스(pulse)의 전위 레벨이 다르면 상기 지연 신호(Signal_out)를 로우로 출력한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 지연 회로의 타이밍도이다. 이때, 도 4의 타이밍도를 설명하면서 본 발명에 따른 반도체 메모리 장치의 지연 회로의 동작 설명도 같이한다. 또한 입력 신호(Signal_in)가 처음에는 로우 값을 갖고 하이로 인에이블되며 소정시간뒤 로우로 디스에이블되는 신호를 사용하여 동작을 설명한다. 하지만 로우로 인에이블되는 입력 신호(Signal_in)에 대해서는 본 발명에 따른 지연 회로의 간단한 변형으로 구현될 수 있으므로 그에 대한 설명은 생략하기로 한다.
파워 업 신호(pwrup)에 응답하여 도 3의 노드 A(node A)는 하이로 초기화된다. 결국, 상기 제 1 커패시터(C11)는 충전된다. 상기 파워 업 신호(pwrup)에 응답하여 노드 B(node B)는 로우로 초기화된다. 결국 상기 제 2 커패시터(C12)는 방전된다. 또한 상기 제 1 커패시터(C11)와 상기 제 2 커패시터(C12)의 전위차가 즉, 상기 노드 A(node A)가 상기 노드 B(node B)의 전위 레벨보다 높아 하이 레벨인 펄스(pulse)를 생성한다.
펄스 생성 수단(10)이 상기 파워 업 신호(pwrup)에 응답하여 초기화 상태가 되고 이후 상기 펄스 생성 수단(10)에 로우 값을 갖는 입력 신호(Signal_in)가 입력된다.
상기 로우 레벨인 입력 신호(Signal_in)가 상기 펄스 생성 수단(10)에 입력 되면 제 2 방전부(12-2)는 상기 제 2 커패시터(C12)를 방전시킨다. 또한 상기 제 1 전압 인가부(11-1)는 초기화 상태에서 생성된 하이 레벨의 상기 펄스(pulse)를 입력 받아 상기 제 1 커패시터(C11)를 충전시킨다.
결국, 상기 펄스 생성 수단(10)에 로우 레벨인 상기 입력 신호(Signal_in)가 입력되면 상기 제 1 커패시터(C11)는 충전을 하고 상기 제 2 커패시터(C12)는 방전을 하여 하이 레벨인 상기 펄스(pulse)를 출력한다.
따라서 지연 신호 생성 수단(20)은 로우 레벨인 상기 입력 신호(Signal_in)와 하이 레벨인 상기 펄스(pulse)를 입력 받아 로우 레벨인 지연 신호(Signal_out)를 출력한다.
상기 입력 신호(Signal_in)가 하이로 천이하면 상기 제 1 커패시터(C11)는 방전을 시작한다. 즉, 노드 A(node A)의 전위 레벨은 낮아진다. 또한 상기 제 2 커패시터(C12)는 충전된다. 즉, 상기 노드 B(node B)의 전위 레벨은 높아진다. 따라서 상기 비교기(com11)는 로우 레벨인 상기 펄스(pulse)를 생성한다.
따라서 상기 지연 신호 생성 수단(20)은 하이 레벨인 상기 입력 신호(Signal_in)와 로우 레벨인 상기 펄스(pulse)를 입력 받아 로우 레벨인 상기 지연 신호(Signal_out)를 출력한다.
상기 입력 신호(Signal_in)가 로우로 천이하면 상기 제 1 커패시터(C11)는 방전을 중지한다. 또한 상기 제 2 커패시터(C12)는 방전을 시작한다. 이때, 상기 제 2 커패시터(C12)도 상기 제 1 커패시터(C11)와 동일한 속도로 전하를 방전시킨다. 따라서 상기 비교기(com11)는 상기 제 1 커패시터(C11)의 전하량이 상기 제 2 커패시터(C12)의 전하량보다 커질 때까지 로우 레벨인 상기 펄스(pulse)를 출력한다.
따라서 상기 지연 신호 생성 수단(20)은 로우 레벨인 상기 입력 신호(Signal_in)와 로우 레벨인 상기 펄스(pulse)를 입력 받아 하이 레벨인 상기 지연 신호(Signal_out)를 출력한다.
결국, 본 발명에 따른 반도체 메모리 장치의 지연 회로는 상기 입력 신호(Signal_in)가 하이로 인에이블되어 있다가 로우로 천이하는 타이밍에 지연 회로의 출력 신호인 상기 지연 신호(Signal_out)를 하이로 인에이블시킨다. 따라서 상기 입력 신호(Signal_in)의 폴링(falling) 타이밍에 출력 신호 즉, 지연 신호(Signal_out)를 라이징(rising)시킬 수 있다.
상기 제 1 및 제 2 커패시터(C11, C12)는 그 용량이 동일하고 상기 제 1 및 제 2 저항 소자(R11, R12) 또한 그 저항값이 동일하다. 따라서, 상기 제 1 커패시터(C11)와 상기 제 2 커패시터(C12)의 시간당 방전되는 양이 같다. 결국, 상기 제 2 커패시터(C12)의 방전 시간이 상기 제 1 커패시터(C11)의 방전 시간을 초과하게 되면 상기 제 2 커패시터(C12)는 상기 제 1 커패시터(C11)보다 낮은 전하량을 갖는다. 이때, 상기 비교기(com11)는 하이 레벨인 상기 펄스(pulse)를 출력한다.
따라서 상기 입력 신호(Signal_in)가 로우 레벨이고 상기 펄스(pulse)가 하이 레벨이면 상기 지연 신호 생성 수단(20)은 로우 레벨인 상기 지연 신호(Signal_out)를 출력한다.
결국, 본 발명에 따른 반도체 메모리 장치의 지연 회로는 상기 입력 신 호(Signal_in)가 로우로 천이하는 타이밍에 상기 지연 신호(Signal_out)를 하이로 천이시킨다. 또한 상기 입력 신호(Signa_in)의 인에이블 구간만큼 방전을 한 상기 제 1 커패시터(C11)와 상기 제 1 커패시터(C11)가 방전을 중지한 이후 방전을 시작하는 상기 제 2 커패시터(C12)의 전하량을 비교하여 상기 지연 신호(Signal_out)의 인에이블 구간을 결정한다. 따라서 상기 입력 신호(Signal_in)와 동일한 길이의 인에이블 구간을 갖는 상기 지연 신호(Signal_out)를 얻을 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 지연 회로는 입력 신호가 디스에이블되는 타이밍에 출력 신호를 인에이블시킴으로써 반도체 메모리 장치의 동작 신뢰도를 높이는 효과가 있다.
Claims (19)
- 입력 신호가 인에이블되는 타이밍에 인에이블되는 펄스를 생성하는 펄스 생성 수단; 및상기 펄스와 상기 입력 신호에 응답하여 상기 입력 신호가 디스에이블되는 타이밍에 인에이블되는 지연 신호를 생성하는 지연 신호 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 1 항에 있어서,상기 펄스 생성 수단은상기 입력 신호의 인에이블 구간과 동일한 인에이블 구간을 갖는 상기 지연 신호를 생성하기 위한 상기 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 2 항에 있어서,상기 펄스 생성 수단은인에이블 구간이 상기 입력 신호보다 2배가 큰 상기 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 3 항에 있어서,상기 펄스 생성 수단은상기 입력 신호의 인에이블 구간동안 제 1 커패시터를 방전시키는 제 1 충방전부,상기 입력 신호가 인에이블되면 제 2 커패시터를 충전시키는 제 2 충방전부, 및상기 제 1 및 제 2 커패시터의 전위 레벨을 비교하여 상기 펄스를 생성하는 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 4 항에 있어서,상기 제 1 충방전부는파워 업 신호에 응답하여 상기 제 1 커패시터를 충전시키는 초기화부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 4 항에 있어서,상기 제 2 충방전부는파워 업 신호에 응답하여 상기 제 2 커패시터를 방전시키는 초기화부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 4 항에 있어서,상기 제 1 충방전부는상기 펄스가 디스에이블되면 상기 제 1 커패시터를 충전시키는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 7 항에 있어서,상기 제 1 충방전부는상기 제 1 커패시터,상기 펄스가 디스에이블되면 상기 제 1 커패시터를 충전시키는 전압 인가부, 및상기 입력 신호의 인에이블 구간동안 상기 제 1 커패시터를 방전시키는 방전부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 8 항에 있어서,상기 방전부는저항값에 따라 상기 제 1 커패시터의 방전량을 결정하는 저항 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 4 항에 있어서,상기 제 2 충방전부는상기 입력 신호가 디스에이블되면 상기 제 2 커패시터를 방전시키는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 10 항에 있어서,상기 제 2 충방전부는상기 제 2 커패시터,상기 입력 신호가 인에이블되면 상기 제 2 커패시터를 충전시키는 전압 인가부, 및상기 입력 신호가 디스에이블되면 상기 제 2 커패시터를 방전시키는 방전부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 11 항에 있어서,상기 방전부는저항 값에 따라 상기 제 2 커패시터의 방전량을 결정하는 저항 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 1 항에 있어서,상기 지연 신호 생성 수단은상기 펄스와 반전된 상기 입력 신호의 전위 레벨이 다르면 상기 지연 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 입력 신호의 인에이블 구간동안 제 1 커패시터를 방전시키고 상기 입력 신호 가 디스에이블되면 제 2 커패시터를 방전시켜 상기 제 1 및 제 2 커패시터의 전위 레벨을 비교하여 펄스를 생성하는 펄스 생성 수단; 및상기 펄스와 상기 입력 신호의 전위 레벨이 같으면 인에이블되는 지연 신호를 생성하는 지연 신호 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 14 항에 있어서,상기 펄스 생성 수단은상기 입력 신호의 인에이블 구간동안 상기 제 1 커패시터를 방전시키고 상기 펄스가 인에이블되면 상기 제 1 커패시터를 충전시키는 제 1 충방전부,상기 입력 신호에 응답하여 상기 제 2 커패시터를 충전시키거나 방전시키는 제 2 충방전부, 및상기 제 1 커패시터와 상기 제 2 커패시터의 전위 레벨을 비교하여 상기 펄스를 생성하는 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 15 항에 있어서,상기 펄스 생성 수단은파워 업 신호에 응답하여 상기 제 1 커패시터를 충전하는 제 1 초기화부, 및상기 파워 업 신호에 응답하여 상기 제 2 커패시터를 방전하는 제 2 초기화 부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 15 항에 있어서,상기 제 1 충방전부는상기 제 1 커패시터,상기 펄스에 응답하여 상기 제 1 커패시터를 충전시키는 전압 인가부, 및상기 입력 신호의 인에이블 구간동안 상기 제 1 커패시터를 방전시키는 방전부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 15 항에 있어서,상기 제 2 충방전부는상기 제 2 커패시터,상기 입력 신호에 응답하여 상기 제 2 커패시터를 충전시키는 전압 인가부, 및상기 입력 신호에 응답하여 상기 제 2 커패시터를 방전시키는 방전부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
- 제 14 항에 있어서,상기 지연 신호 생성 수단은상기 입력 신호를 반전시키는 인버터, 및상기 인버터의 출력 신호와 상기 펄스를 입력으로 하여 상기 지연 신호를 생성하는 익스클루시브 오어(exclusive-OR) 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연회로.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020070014068A KR20080074670A (ko) | 2007-02-09 | 2007-02-09 | 반도체 메모리 장치의 지연 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070014068A KR20080074670A (ko) | 2007-02-09 | 2007-02-09 | 반도체 메모리 장치의 지연 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080074670A true KR20080074670A (ko) | 2008-08-13 |
Family
ID=39883965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070014068A KR20080074670A (ko) | 2007-02-09 | 2007-02-09 | 반도체 메모리 장치의 지연 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080074670A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100980604B1 (ko) * | 2008-12-09 | 2010-09-07 | 주식회사 하이닉스반도체 | 신호 입력 장치 및 그에 의한 입력 신호 처리 방법 |
| KR101024738B1 (ko) * | 2009-12-30 | 2011-03-24 | 주식회사 하이닉스반도체 | 동기화된 신호를 생성하는 집적 회로 |
| US8766694B2 (en) | 2012-02-27 | 2014-07-01 | SK Hynix Inc. | Pulse shifting circuit and semiconductor integrated circuit |
-
2007
- 2007-02-09 KR KR1020070014068A patent/KR20080074670A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100980604B1 (ko) * | 2008-12-09 | 2010-09-07 | 주식회사 하이닉스반도체 | 신호 입력 장치 및 그에 의한 입력 신호 처리 방법 |
| KR101024738B1 (ko) * | 2009-12-30 | 2011-03-24 | 주식회사 하이닉스반도체 | 동기화된 신호를 생성하는 집적 회로 |
| US8766694B2 (en) | 2012-02-27 | 2014-07-01 | SK Hynix Inc. | Pulse shifting circuit and semiconductor integrated circuit |
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