KR100980604B1 - 신호 입력 장치 및 그에 의한 입력 신호 처리 방법 - Google Patents

신호 입력 장치 및 그에 의한 입력 신호 처리 방법 Download PDF

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Abstract

본 발명의 실시예는 다수의 입력 핀(패드)들을 통해 외부로부터의 신호들을 입력하여 내부 신호를 출력할 시 각 입력 패드별로 야기되는 서로 다른 지연을 개선하기 위한 것이다. 본 발명의 실시예의 일 측면에 따르면, 신호 입력 장치는, 외부로부터의 신호들을 입력하기 위한 다수의 입력부들과, 상기 외부 신호들 각각의 폴링 시점을 일치시키고, 폴링 시점이 일치된 내부 신호들을 생성하는 트리밍 제어부를 포함한다.
신호 입력, 지연, 셋업/홀드 시간, 트리밍 제어

Description

신호 입력 장치 및 그에 의한 입력 신호 처리 방법 {SIGNAL INPUT APPARATUS AND METHOD FOR PROCESSING INPUT SIGNALS}
본 발명의 실시예는 신호 처리에 관한 것으로, 특히 다수의 입력 신호들을 처리하는 장치 및 방법에 관한 것이다.
일반적으로 전자/통신 기기 또는 소자는 외부로부터의 신호들을 입력하여 미리 정해진 방식으로 처리한 후 출력한다. 대표적인 예로, 반도체 메모리에 사용하기 위한 신호 입력 장치는 어드레스(address), 커맨드(command), 클럭(clock)과 같은 외부 신호들을 입력하고, 이 입력된 신호들을 이후에 사용되기에 적합한 내부 신호들로서 처리한 후 출력한다.
상기 신호 입력 장치는 외부로부터의 신호들을 다수의 입력 핀들(또는 패드들)을 통해 입력한다. 이때 상기 입력 패드들은 회로적으로나 로직적으로 일정한 지연(delay)을 야기하도록 설계된다. 그러나 실제적으로 각 입력 핀들은 물리적 특성 및 회로 배치적 특성으로 인해 서로 다른 지연을 야기시킨다.
따라서, 각 입력 핀들의 셋업(setup)/홀드(hold) 시간을 변경할 필요가 있다. 또한, 특정 입력 핀의 스펙 오버(spec over)로 인해 셋업/홀드 시간의 실패(fail)가 발생하는 경우에도 그 핀에 대한 수정 작업이 필요하다.
본 발명의 실시예는 다수의 입력 핀들을 통해 외부로부터의 신호들을 입력하여 내부 신호를 출력할 시 각 입력 핀별로 야기되는 서로 다른 지연을 개선하기 위한 장치 및 방법을 제안한다.
본 발명의 실시예의 일 측면에 따르면, 신호 입력 장치는, 외부로부터의 신호들을 입력하기 위한 다수의 입력부들과, 상기 외부 신호들 각각의 폴링 시점을 일치시키고, 폴링 시점이 일치된 내부 신호들을 생성하는 트리밍 제어부를 포함한다.
본 발명의 실시예의 다른 측면에 따르면, 반도체 메모리에 사용하기 위한 신호 입력 장치는, 외부로부터의 신호들을 입력하기 위한 다수의 입력부들과, 상기 외부 신호들 각각의 시작점에서 트리거되고 상기 외부 신호들이 합성된 결과 신호의 끝점에서 트리거되는 내부 신호들을 생성하는 트리밍 제어부와, 상기 입력부들 각각에 대응하며, 상기 트리밍 제어부에 의해 생성된 내부 신호들을 지연시키는 다수의 지연부들과, 상기 지연부들 각각에 대응하며, 상기 지연부들 각각을 통해 출력되는 내부 신호들을 클럭에 동기시켜 출력하는 다수의 래치부들을 포함한다.
본 발명의 실시예의 다른 측면에 따르면, 외부로부터의 신호들을 입력하여 내부 신호들을 생성하는 신호 입력 장치에서의 입력 신호 처리 방법은, 다수의 신 호 입력 패드들을 통해 외부로부터의 신호들을 입력하는 과정과, 상기 외부 신호들 각각의 시작점에서 트리거되고 상기 외부 신호들이 합성된 결과 신호의 끝점에서 트리거되는 내부 신호들을 생성하는 과정을 포함한다.
본 발명의 실시예는 물리적 특성 및 배치적 특성으로 인해 틀어진 입력 신호들의 폴링 시점을 일치시킴으로써 내부적 셋업/홀드 시간의 신호 입력 패드(핀)별 틀어짐을 개선할 수 있다.
이하 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 1은 본 발명이 적용되는 신호 입력 장치의 구성을 보여주는 도면이다. 이 신호 입력 장치는 일 예로 다수의 신호 입력 패드들을 통해 외부로부터의 신호들을 입력하여 내부 신호들을 생성하는 반도체 메모리의 입력회로에 사용될 수 있을 것이다. 그러나, 본 발명의 실시예는 상기 반도체 메모리 뿐만 다수의 신호 입력 패드들을 통해 외부로부터의 신호들을 입력하여 내부 신호들을 생성하는 신호 입력 장치에도 동일하게 적용될 수 있을 것이다.
상기 도 1을 참조하면, 신호 입력 장치는 다수의 신호 입력 패드들 11-14와, 다수의 버퍼부들 21-24와, 트리밍 제어부 30과, 다수의 지연부들 41-44와, 다수의 래치부들 51-54를 포함한다. 상기 다수의 신호 입력 패드들 11-14와, 다수의 버퍼들 21-24는 외부로부터의 신호들을 입력하기 위한 다수의 입력부들을 구성한다. 상기 다수의 신호 입력 패드들 11-14는 외부로부터의 신호들을 입력한다. 상기 다수의 버퍼부들 21-24 각각은 버퍼와, 드라이버를 포함한다. 상기 다수의 버퍼들은 상기 신호 입력 패드들 11-14 각각에 대응하며, 상기 대응하는 신호 입력 패드들 11-14를 통해 입력되는 신호들을 버퍼링한다. 상기 다수의 드라이버들은 상기 버퍼들 각각에 대응하며, 상기 대응하는 버퍼들을 통해 입력되는 신호들을 미리 설정된 레벨의 신호로 변환하여 출력한다.
상기 트리밍 제어부 30은 상기 입력부들을 통해 입력되는 외부 신호들 SA1-SAn 각각의 폴링(falling) 시점을 일치시키고, 폴링 시점이 일치된 내부 신호들 SB1-SBn을 생성한다. 상기 트리밍 제어부 30에 대한 구체적인 구성 및 동작은 후술될 것이다. 다수의 지연부들 41-44는 상기 입력부들 각각에 대응하며, 상기 트리밍 제어부 30에 의해 생성된 내부 신호들 SB1-SBn을 지연시킨다. 다수의 래치부들 51-54는 상기 지연부들 41-44 각각에 대응하며, 상기 지연부들 41-44 각각을 통해 출력되는 내부 신호들을 클럭에 동기시켜 내부 신호들 IS1-ISn으로서 출력한다.
도 2는 도 1에 도시된 트리밍 제어부 30의 구체적인 구성의 일 예를 보여주는 도면이다. 이러한 트리밍 제어부 30은 다수의 입력 패드들 11-14를 통해 외부로부터의 신호들 SA1-SAn을 입력하여 내부 신호들 IS1-IS4를 출력할 시 각 입력 패드별 11-14로 야기되는 서로 다른 지연을 개선할 수 있다.
상기 도 2를 참조하면, 상기 트리밍 제어부 30은 외부 신호들 SA1-SAn 각각의 시작점에서 트리거되고 상기 외부 신호들이 합성된 결과 신호 SM의 끝점에서 트리거되는 내부 신호들을 생성한다. 상기 트리밍 제어부 30은 신호 합성기 300과, 다수의 내부 신호 생성기들 310-330을 포함한다. 상기 신호 합성기 300은 상기 외부 신호들 SA1-SAn을 합성(merge)하여 결과 신호 SM를 생성한다. 상기 신호 합성기 300은 오어게이트(OR gate)에 의해 구현될 수 있다.
상기 다수의 내부 신호 생성기들 310-330은 상기 외부 신호들 SA1-SAn 각각에 대응하며, 상기 외부 신호들 SA1-SAn 각각의 시작점에서 트리거되고 상기 결과 신호 SM의 끝점에서 트리거되는 내부 신호들을 생성한다.
상기 내부 신호 생성기 310은 제1 트리거부 311과, 제2 트리거부 312와, 래치 313을 포함한다. 상기 제1 트리거부 311은 대응하는 외부 신호 SA1을 입력하고 이 입력된 대응하는 외부 신호 SA1의 시작점에서 트리거되는 시작점 트리거 신호를 출력한다. 상기 제2 트리거부 312는 상기 결과 신호 SM의 끝점에서 트리거되는 끝점 트리거 신호를 출력한다. 상기 래치 313은 상기 시작점 트리거 신호에서 상기 끝점 트리거 신호까지 래치되는 내부 신호 SB1을 출력한다.
상기 내부 신호 생성기 320은 제1 트리거부 321과, 제2 트리거부 322와, 래치 323을 포함한다. 상기 제1 트리거부 321은 대응하는 외부 신호 SA2를 입력하고 이 입력된 대응하는 외부 신호 SA2의 시작점에서 트리거되는 시작점 트리거 신호를 출력한다. 상기 제2 트리거부 322는 상기 결과 신호 SM의 끝점에서 트리거되는 끝점 트리거 신호를 출력한다. 상기 래치 323은 상기 시작점 트리거 신호에서 상기 끝점 트리거 신호까지 래치되는 내부 신호 SB2를 출력한다.
상기 내부 신호 생성기 330은 제1 트리거부 331과, 제2 트리거부 332와, 래치 333을 포함한다. 상기 제1 트리거부 331은 대응하는 외부 신호 SAn을 입력하고 이 입력된 대응하는 외부 신호 SAn의 시작점에서 트리거되는 시작점 트리거 신호를 출력한다. 상기 제2 트리거부 332는 상기 결과 신호 SM의 끝점에서 트리거되는 끝점 트리거 신호를 출력한다. 상기 래치 333은 상기 시작점 트리거 신호에서 상기 끝점 트리거 신호까지 래치되는 내부 신호 SBn을 출력한다.
도 3은 도 2에 도시된 내부 신호 생성기 310의 구체적인 구성의 일 예를 보여주는 도면이다. 여기서는 내부 신호 생성기 310의 구성만을 도시하고 이에 대해서만 설명하고 있지만, 다른 내부 신호 생성기들 320,330도 동일한 형태로 구성되고 동작할 것이다.
도 4는 도 3에 도시된 제1 트리거부 311에서 입력/출력되는 신호들의 동작 타이밍을 보여주는 도면이고, 도 5는 도 3에 도시된 제2 트리거부 312에서 입력/출력되는 신호들의 동작 타이밍을 보여주는 도면이고, 도 6은 도 3에 도시된 래치 313에서 입력/출력되는 신호들의 동작 타이밍을 보여주는 도면이다.
상기 내부 신호 생성기 310은 제1 트리거부 311과, 제2 트리거부 312와, 래치 313을 포함한다. 상기 도 3 및 도 4를 참조하면, 상기 제1 트리거부 311은 대응하는 외부 신호 SA1을 입력하고 이 입력된 대응하는 외부 신호 SA1의 시작점에서 트리거되는 시작점 트리거 신호 SA1-2를 출력한다. 이를 위해, 상기 제1 트리거부 311은 인버터 311-1, 지연기 311-2, 앤드게이트 311-3을 포함한다. 상기 인버터 311-1은 상기 신호 SA1을 입력하고, 이를 반전시켜 출력한다. 상기 지연기 311-2는 상기 인버터 311-1에 의해 반전된 후 출력되는 신호를 입력하고, 이를 지연시켜 신호 SA1-1로서 출력한다. 상기 앤드게이트 311-3은 상기 신호 SA1과 상기 신호 SA1-1을 입력하고, 이들을 앤드게이팅 연산한 후 그 연산결과 신호 SA1-2를 출력한다. 상기 연산결과 신호 SA1-2가 도 4에 도시된 바와 같이 외부신호 SA1의 시작점에서 트리거되는 신호이다.
상기 도 3 및 도 5를 참조하면, 상기 제2 트리거부 312는 상기 결과 신호 SM의 끝점에서 트리거되는 끝점 트리거 신호를 출력한다. 이를 위해, 상기 제2 트리거부 312는 지연기 312-1, 인버터 312-2, 앤드게이트 312-3을 포함한다. 상기 지연기 312-1은 상기 결과 신호 SM을 입력하고, 이를 지연시켜 신호 SM-1을 출력한다. 상기 인버터 312-2는 상기 결과 신호 SM을 입력하고, 이를 반전시켜 신호 SM-2를 출력한다. 상기 앤드게이트 312-3은 상기 신호 SM-1과 상기 신호 SM-2를 입력하고, 이들을 앤드게이팅 연산한 후 그 연산결과 신호 SM-3을 출력한다. 상기 연산결과 신호 SM-3이 도 5에 도시된 바와 같이 상기 결과 신호 SM의 끝점에서 트리거되는 신호이다.
상기 도 3 및 도 6을 참조하면, 상기 래치 313은 상기 시작점 트리거 신호SA1-2에서 상기 끝점 트리거 신호 느3까지 래치되는 내부 신호 SB1을 출력한다. 상기 래치 313은 플립플롭(flip flop) 래치에 의해 구현될 수 있다.
도 7은 도 1에 도시된 신호 입력 장치에서 입력/출력되는 신호들의 동작 타이밍을 보여주는 도면이다.
상기 도 1 및 도 7을 참조하면, 다수의 입력부들, 즉 다수의 신호 입력 패드들 11-14와, 다수의 버퍼부들 21-24를 통해 입력되는 외부 신호들 SA1-SA3은 동일한 시점에 입력되는 신호들임에도 불구하고, 서로 다른 지연을 갖는다. 이와 같이 서로 다른 지연을 가지는 신호들 SA1-SA3은 트리밍 제어부 30에 의해 폴링 시점이 일치된 신호들 SB1-SB3으로서 출력된다. 이와 같이 입력 신호들의 폴링 시점을 일치시킴으로써 내부적 셋업/홀드 시간의 신호 입력 패드(핀)별 틀어짐을 개선할 수 있다.
상기 신호들 SB1-SB3은 이후 지연부들 41-44에 의해 지연이 조절되고, 래치부들 51-54에 의해 클럭에 의해 동기된 후 최종적인 내부 신호들 IS1-ISn으로서 출력된다. 상기 지연부들 41-44에 의해 지연 조절은 실제적으로 상기 트리밍 제어부 30으로부터 지연부들 41-44를 거쳐 래치부들 51-54에 이를 때까지의 배선에 의한 서로 다른 지연이 존재한다는 사실을 고려하고, 이를 보상하기 위한 것이다.
전술한 바와 같이, 본 발명의 실시예는 물리적 특성 및 배치적 특성으로 인해 틀어진 입력 신호들의 폴링 시점을 일치시킴으로써 내부적 셋업/홀드 시간의 신호 입력 패드(핀)별 틀어짐을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 유의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명이 적용되는 신호 입력 장치의 구성을 보여주는 도면.
도 2는 도 1에 도시된 트리밍 제어부의 구체적인 구성의 일 예를 보여주는 도면.
도 3은 도 2에 도시된 내부 신호 생성기들의 구체적인 구성의 일 예를 보여주는 도면.
도 4는 도 3에 도시된 제1 트리거부에서 입력/출력되는 신호들의 동작 타이밍을 보여주는 도면.
도 5는 도 3에 도시된 제2 트리거부에서 입력/출력되는 신호들의 동작 타이밍을 보여주는 도면.
도 6은 도 3에 도시된 래치에서 입력/출력되는 신호들의 동작 타이밍을 보여주는 도면.
도 7은 도 1에 도시된 신호 입력 장치에서 입력/출력되는 신호들의 동작 타이밍을 보여주는 도면.

Claims (18)

  1. 외부로부터의 신호들을 입력하기 위한 다수의 입력부들과,
    상기 외부 신호들 각각의 폴링 시점을 일치시키고, 폴링 시점이 일치된 내부 신호들을 생성하는 트리밍 제어부를 포함함을 특징으로 하는 신호 입력 장치.
  2. 제1항에 있어서, 상기 트리밍 제어부는,
    상기 외부 신호들을 합성하고 합성된 외부 신호들을 결과 신호로 생성하는 신호 합성기와,
    상기 외부 신호들 각각에 대응하며, 상기 외부 신호들 각각의 시작점에서 트리거되고 상기 결과 신호의 끝점에서 트리거되는 내부 신호들을 생성하는 다수의 내부 신호 생성기들을 포함함을 특징으로 하는 신호 입력 장치.
  3. 제2항에 있어서, 상기 다수의 내부 신호 생성기들 각각은,
    대응하는 외부 신호를 입력하고, 이 입력된 대응하는 외부 신호의 시작점에서 트리거되는 시작점 트리거 신호를 출력하는 제1 트리거부와,
    상기 결과 신호의 끝점에서 트리거되는 끝점 트리거 신호를 출력하는 제2 트리거부와,
    상기 시작점 트리거 신호에서 상기 끝점 트리거 신호까지 래치되는 내부 신 호를 출력하는 래치를 포함함을 특징으로 하는 신호 입력 장치.
  4. 제3항에 있어서, 상기 제1 트리거부는,
    상기 대응하는 외부 신호를 반전시키는 인버터와,
    상기 인버터의 출력을 지연시키는 지연기와,
    상기 대응하는 외부 신호와 상기 지연기의 출력을 앤드게이팅 연산하고, 이 연산 결과를 상기 시작점 트리거 신호로서 출력하는 앤드게이트를 포함함을 특징으로 하는 신호 입력 장치.
  5. 제3항에 있어서, 상기 제2 트리거부는,
    상기 결과 신호를 지연시키는 지연기와,
    상기 결과 신호를 반전시키는 인버터와,
    상기 지연기의 출력과 상기 인버터의 출력을 앤드게이팅 연산하고, 이 연산 결과를 상기 끝점 트리거 신호로서 출력하는 앤드게이트를 포함함을 특징으로 하는 신호 입력 장치.
  6. 제1항에 있어서, 상기 다수의 입력부들 각각은,
    외부로부터의 신호들을 입력하기 위한 다수의 신호 입력 패드들과,
    상기 신호 입력 패드들 각각에 대응하며, 상기 대응하는 신호 입력 패드들을 통해 입력되는 신호들을 미리 설정된 레벨의 신호들로 변환하여 출력하는 다수의 버퍼부들을 포함함을 특징으로 하는 신호 입력 장치.
  7. 제1항에 있어서, 상기 다수의 버퍼부들은,
    상기 신호 입력 패드들 각각에 대응하며, 상기 대응하는 신호 입력 패드들을 통해 입력되는 신호들을 버퍼링하는 다수의 버퍼들과,
    상기 버퍼들 각각에 대응하며, 상기 대응하는 버퍼들을 통해 입력되는 신호들을 미리 설정된 레벨의 신호로 변환하여 출력하는 다수의 드라이버들을 포함함을 특징으로 하는 신호 입력 장치.
  8. 외부로부터의 신호들을 입력하기 위한 다수의 입력부들과,
    상기 외부 신호들 각각의 시작점에서 트리거되고 상기 외부 신호들이 합성된 결과 신호의 끝점에서 트리거되는 내부 신호들을 생성하는 트리밍 제어부와,
    상기 입력부들 각각에 대응하며, 상기 트리밍 제어부에 의해 생성된 내부 신호들을 지연시키는 다수의 지연부들과,
    상기 지연부들 각각에 대응하며, 상기 지연부들 각각을 통해 출력되는 내부 신호들을 클럭에 동기시켜 출력하는 다수의 래치부들을 포함함을 특징으로 하는 반도체 메모리에 사용하기 위한 신호 입력 장치.
  9. 제8항에 있어서, 상기 트리밍 제어부는,
    상기 외부 신호들을 합성하고 합성된 외부 신호들을 결과 신호로 생성하는 신호 합성기와,
    상기 외부 신호들 각각에 대응하며, 상기 외부 신호들 각각의 시작점에서 트리거되고 상기 결과 신호의 끝점에서 트리거되는 내부 신호들을 생성하는 다수의 내부 신호 생성기들을 포함함을 특징으로 하는 신호 입력 장치.
  10. 제9항에 있어서, 상기 다수의 내부 신호 생성기들 각각은,
    대응하는 외부 신호를 입력하고 이 입력된 대응하는 외부 신호의 시작점에서 트리거되는 시작점 트리거 신호를 출력하는 제1 트리거부와,
    상기 결과 신호의 끝점에서 트리거되는 끝점 트리거 신호를 출력하는 제2 트리거부와,
    상기 시작점 트리거 신호에서 상기 끝점 트리거 신호까지 래치되는 내부 신호를 출력하는 래치를 포함함을 특징으로 하는 신호 입력 장치.
  11. 제10항에 있어서, 상기 제1 트리거부는,
    상기 대응하는 외부 신호를 반전시키는 인버터와,
    상기 인버터의 출력을 지연시키는 지연기와,
    상기 대응하는 외부 신호와 상기 지연기의 출력을 앤드게이팅 연산하고, 이 연산 결과를 상기 시작점 트리거 신호로서 출력하는 앤드게이트를 포함함을 특징으로 하는 신호 입력 장치.
  12. 제10항에 있어서, 상기 제2 트리거부는,
    상기 결과 신호를 지연시키는 지연기와,
    상기 결과 신호를 반전시키는 인버터와,
    상기 지연기의 출력과 상기 인버터의 출력을 앤드게이팅 연산하고, 이 연산 결과를 상기 끝점 트리거 신호로서 출력하는 앤드게이트를 포함함을 특징으로 하는 신호 입력 장치.
  13. 제8항에 있어서, 상기 다수의 입력부들 각각은,
    외부로부터의 신호들을 입력하기 위한 다수의 신호 입력 패드들과,
    상기 신호 입력 패드들 각각에 대응하며, 상기 대응하는 신호 입력 패드들을 통해 입력되는 신호들을 미리 설정된 레벨의 신호들로 변환하여 출력하는 다수의 버퍼부들을 포함함을 특징으로 하는 신호 입력 장치.
  14. 제8항에 있어서, 상기 다수의 버퍼부들은,
    상기 신호 입력 패드들 각각에 대응하며, 상기 대응하는 신호 입력 패드들을 통해 입력되는 신호들을 버퍼링하는 다수의 버퍼들과,
    상기 버퍼들 각각에 대응하며, 상기 대응하는 버퍼들을 통해 입력되는 신호들을 미리 설정된 레벨의 신호로 변환하여 출력하는 다수의 드라이버들을 포함함을 특징으로 하는 신호 입력 장치.
  15. 외부로부터의 신호들을 입력하여 내부 신호들을 생성하는 신호 입력 장치에서의 입력 신호 처리 방법에 있어서,
    다수의 신호 입력 패드들을 통해 외부로부터의 신호들을 입력하는 과정과,
    상기 외부 신호들 각각의 시작점에서 트리거되고 상기 외부 신호들이 합성된 결과 신호의 끝점에서 트리거되는 내부 신호들을 생성하는 과정을 포함함을 특징으로 하는 입력 신호 처리 방법.
  16. 제15항에 있어서, 상기 생성 과정은,
    상기 외부 신호들을 합성하고 합성된 외부 신호들을 결과 신호로 생성하는 과정과,
    상기 외부 신호들 각각의 시작점에서 트리거되는 시작점 트리거 신호들을 출력하는 과정과,
    상기 결과 신호의 끝점에서 트리거되는 끝점 트리거 신호를 출력하는 과정과,
    상기 시작점 트리거 신호들 각각에 대하여 상기 끝점 트리거 신호까지 래치되는 내부 신호들을 생성하는 과정을 포함함을 특징으로 하는 입력 신호 처리 방법.
  17. 제15항에 있어서, 상기 다수의 신호 입력 패드들을 통해 입력되는 외부로부터의 신호들을 미리 설정된 레벨의 신호들로 변환하여 상기 내부 신호들의 생성을 위해 출력하는 과정을 더 포함함을 특징으로 하는 입력 신호 처리 방법.
  18. 제15항에 있어서, 상기 생성된 내부 신호들을 지연시키는 과정과,
    상기 지연된 내부 신호들을 클럭에 동기시켜 출력하는 과정을 더 포함함을 특징으로 하는 입력 신호 처리 방법.
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* Cited by examiner, † Cited by third party
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KR20060077207A (ko) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 반도체 장치의 타이밍 컨트롤러
KR20080074670A (ko) * 2007-02-09 2008-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 지연 회로

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