KR101051800B1

KR101051800B1 - 오실레이터 회로

Info

Publication number: KR101051800B1
Application number: KR1020030098554A
Authority: KR
Inventors: 이왕조
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-12-29
Filing date: 2003-12-29
Publication date: 2011-07-25
Also published as: KR20050067567A

Abstract

본 발명의 목적은 보다 안정적인 동작을 수행하고 충방전시 전력 소모를 줄일 수 있는 오실레이터 회로를 제공하기 위한 것으로, 본 발명의 일 측면에 따르면, 제1 및 제2 기준전압을 생성하기 위한 기준전압 생성 수단; 방전 인에이블 신호에 응답하여 충방전 동작을 수행하는 충방전 수단; 상기 제1 기준전압 및 상기 충방전 수단으로부터의 충전 전압을 입력받아 비교/증폭하는 제1 비교 수단; 상기 제2 기준전압 및 상기 충방전 수단으로부터의 충전 전압을 입력받아 비교/증폭하는 제2 비교 수단; 및 상기 제1 및 제2 비교 수단에 연결되어 최종출력전압을 내보내는 출력회로부를 구비하며, 상기 충방전 수단은, 상기 방전 인에이블 신호에 응답하여 충전 및 방전 동작을 제어하되, 방전 시 전원전압단으로부터 전류 유입 경로를 차단하는 풀업 수단을 구비하는 오실레이터 회로가 제공된다.

오실레이터, 비교기, 충방전, SR 래치, 충방전부

Description

오실레이터 회로{Oscillator circuit}

도 1은 종래의 오실레이터 회로를 도시한 도면.

도 2는 종래의 비교기를 간략히 도시한 도면.

도 3은 본 발명의 일실시예에 따른 오실레이터 회로를 도시한 도면.

도 4는 본 발명의 오실레이터 회로 내부에 채용되는 비교기의 일실시예적인 상세 회로도.

*도면의 주요 부분에 대한 설명

10 : 기준전압생성부 100, 110 : 비교기

120 : 충방전부 130 : 출력회로부

140 : 증폭기 136 : SR 래치

본 발명은 오실레이터(oscillator)에 관한 것으로서, 특히 고주파에서의 안정적인 동작을 보장하는 오실레이터 회로에 관한 것이다.

도 1은 종래의 오실레이터 회로를 도시한 것이다.

도 1을 참조하면, 종래의 오실레이터 회로는 다수의 저항(R1, R2, R3)을 구비하여 저항 분배에 의해 기준전압(V1, V2)을 생성, 출력하는 기준전압생성부(10)와, 출력단 전압(VO)에 응답하여 충방전 동작을 수행하는 충방전부(40)와, 기준전압(V2) 및 충방전부(40)로부터의 충전 전압(V(CI))을 입력받아 비교/증폭하여 그 결과 값을 디지털 신호로 출력하는 제1 비교기(20)와, 기준전압(V1) 및 충방전부(40)로부터의 충전 전압(V(CI))을 입력받아 비교/증폭하여 그 결과 값을 디지털 신호로 출력하는 제2 비교기(30)와, 지연회로 및 T 플립플롭으로 구성되며 제1 및 제2 비교기(20, 30)에 연결되어 출력단 전압(VO)을 출력하는 출력회로부(50)를 포함한다.

이와 같이 구성된 오실레이터 회로에서 비교기(20, 30)는 입력되는 작은 아날로그 신호를 감지하여 이를 증폭한 후 디지털 신호로 출력하는 기능을 수행함으로써 오실레이터 회로의 중요 기능을 담당하고 있다. 이러한 비교기 설계 시 가장 중요한 요소는 속도, 정확도, 전력 소모 등이며, 이상적인 비교기는 이득이 무한대의 값을 가지고 옵셋이 '0'이며 전달 지연이 '0'이다. 하지만, 실제 구현되고 있는 비교기들은 유한한 이득과 소정의 전달지연 및 옵셋을 가지게 된다.

도 2는 종래의 비교기를 간략히 도시한 도면으로, 도면에 도시된 바와 같이 종래의 비교기는 충방전부로부터의 충전 전압(V(CI))을 양의 입력단(P)으로 입력받고, 기준전압(V1 또는 V2)을 음의 입력단(M)으로 각각 입력받는 1개의 증폭기로 구성되어진다.

상기한 바와 같이 구성되는 종래의 오실레이터 회로는 비교기의 입력단에 큰 옵셋전압이 존재하고 큰 출력 전압을 얻는 과정에서 슬루잉(slewing) 및 셋팅(setting)을 함으로써 응답 시간이 느려져 고속의 신호 처리 시 문제가 발생한다. 또한, 충방전 회로의 경우 방전 시 전원전압으로부터 계속 전류가 흘러 불필요한 전력을 소모하는 문제점이 있다.

본 발명은 보다 안정적인 동작을 수행하고 충방전시 전력 소모를 줄일 수 있는 오실레이터 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제1 및 제2 기준전압을 생성하기 위한 기준전압 생성 수단; 방전 인에이블 신호에 응답하여 충방전 동작을 수행하는 충방전 수단; 상기 제1 기준전압 및 상기 충방전 수단으로부터의 충전 전압을 입력받아 비교/증폭하는 제1 비교 수단; 상기 제2 기준전압 및 상기 충방전 수단으로부터의 충전 전압을 입력받아 비교/증폭하는 제2 비교 수단; 및 상기 제1 및 제2 비교 수단에 연결되어 최종출력전압을 내보내는 출력회로부를 구비하며, 상기 충방전 수단은, 상기 방전 인에이블 신호에 응답하여 충전 및 방전 동작을 제어하되, 방전 시 전원전압단으로부터 전류 유입 경로를 차단하는 풀업 수단을 구비하는 오실레이터 회로가 제공된다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 대해 상세히 설명하되, 종래 기술과 동일한 구성 및 기능을 수행하는 본 발명의 구성요소에 대해서는 동일한 명칭 및 도면 부호를 사용하여 설명한다.

도 3은 본 발명의 일실시예에 따른 오실레이터 회로를 도시한 것이다.

도 3을 참조하면, 본 발명의 오실레이터 회로는 다수의 저항(R1, R2, R3)을 구비하여 저항 분배에 의해 기준전압(V1, V2)을 생성, 출력하는 기준전압생성부(10)와, 방전 인에이블 신호(DISCHG_EN)에 응답하여 충방전 동작을 수행하는 충방전부(120)와, 기준전압(V2) 및 충방전부(120)로부터의 충전 전압(V(CI))을 입력받아 비교/증폭하여 그 결과 값을 디지털 신호로 출력하는 제1 비교기(100)와, 기준전압(V1) 및 충방전부(120)로부터의 충전 전압(V(CI))을 입력받아 비교/증폭하여 그 결과 값을 디지털 신호로 출력하는 제2 비교기(110)와, 제1 및 제2 비교기(100, 110)에 연결되어 최종출력전압(VO)을 내보내는 출력회로부(130)를 포함하되, 상기 출력회로부(130)는 제1 비교기(100) 및 제2 비교기(110)로부터 출력되는 신호(CMP2, CMP1)를 소정 시간만큼 각각 지연하는 지연회로부(132, 134), 제1 지연회로부(132)로부터 출력되는 신호를 리셋입력단(R)로 입력받고 제2 지연회로부(134)로부터 출력되는 신호를 셋입력단(S)로 입력받아 동작하는 SR 래치(136), 입력단이 SR 래치(136)의 정출력단(Q)에 연결되어 최종출력전압(VO)을 출력하는 T 플립플롭(138)으로 구성된다.

또한, 충방전부(120)는 각각의 게이트단으로 방전 인에이블 신호(DISCHG_EN)를 입력받아 그 신호 레벨에 따라 턴-온/턴-오프되어 충전 및 방전 동작을 제어하 는 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)를 포함하고, 여기서 방전 인에이블 신호(DISCHG_EN)는 SR 래치(134)의 부출력단(QX)으로부터 출력되도록 구성된다.

도 4는 본 발명의 오실레이터 회로 내부에 채용되는 비교기의 일실시예적인 상세 회로도이다. 도면에 도시된 바와 같이, 비교기는 다단 비교기로, 소정의 DC 이득을 얻기 위한 증폭기(140), 래치(150), 버퍼(160)로 이루어진다.

보다 구체적으로, 본 발명의 일실시예에 따른 비교기는 각각의 일측이 기준 전압(V1 혹은 V2)과 충전 전압(V(CI))에 연결되는 제1 및 제2 스위치(S1, S2), 접지전원단과 상기 제1 및 제2 스위치(S1, S2)의 타측 사이에 각각 연결되는 제3 및 제4 스위치(S3, S4), 각각의 일측이 제1 및 제2 스위치(S1, S2)의 타측에 연결되는 제1 및 제2 커패시터(Cs1, Cs2), 정입력단(+)이 제1 커패시터(Cs1)의 타측에 연결되고 부입력단(-)이 제2 커패시터(Cs2)의 타측에 연결되는 증폭기(140), 증폭기(140)의 정입력단(+) 및 제1 출력단(O1) 사이에 연결되는 제5 스위치(S5), 증폭기(140)의 부입력단(-) 및 제2 출력단(O2) 사이에 연결되는 제6 스위치(S6), 증폭기(140)의 제1 및 제2 출력단(O1, O2) 신호를 입력받아 래치하는 래치(150), 래치(150)의 출력단에 연결되어 최종적인 비교기의 출력 신호(VOUT)를 내보내는 버퍼(160)로 구성된다.

도 3 및 도 4를 참조하여, 상기한 바와 같이 구성되는 비교기의 동작에 대해 설명하면 다음과 같다.

먼저, 첫번째 샘플링 모드에서 스위치(S3 내지 S6)가 모두 온되어 커패시터(Cs1, Cs2)의 한 쪽 부분이 접지된다. 그 결과, 단위 이득 궤환 루프가 형성되어 입력 옵셋이 커패시터(Cs1, Cs2)에 저장된다. 다음으로, 두번째 증폭 모드에서는 스위치(S3 내지 S6)가 오프되고 나머지 스위치(S1, S2)가 온되면서 비교기의 입력 전압들(기준전압 및 충전 전압)이 증폭기(140)로 들어가서 로직 수준으로 증폭된다. 증폭된 신호는 래치(150)로 전달되고 래치(150)에서 전원전압(VDD) 및 접지전원(VSS) 레벨의 디지털 신호로 재생되어 버퍼(160)를 통해 출력단(VOUT)으로 출력된다.

다음으로, 전체 오실레이터 회로의 동작을 살펴보면, 먼저 기준전압생성부(10)의 저항(R1 내지 R3)에 의해 비교기(100, 110)의 기준전압(V1, V2)이 생성된다. 그와 동시에, 전원 공급 시 충방전부(120)의 저항(Ra, Rb), 커패시터(Ca)에 의해 전원 전압이 커패시터(Ca)에 충전되고, 이때의 충전전압(V(CI))이 제1 및 제2 비교기(100, 110)의 입력으로 들어가게 된다. 만약, 충전전압(V(CI))의 레벨이 기준전압(V1) 보다 작으면, 제2 비교기(110)는 '하이(high)'레벨의 출력신호(CMP1)를 출력하고, 이에 따라 충방전부(120)의 충전이 시작된다. 다음으로, 소정의 시간이 지난 후 충전전압(V(CI))의 레벨이 기준전압(V2)보다 커지게 되면, 제1 비교기(100)가 '하이'레벨의 출력신호(CMP2)를 출력하고, 이에 따라 충방전부(120)의 방전이 시작된다. 그리고, 이러한 방전 동작에 따라 충전전압(V(CI))의 레벨이 계속 떨어져 기준전압(V1)보다 작아지게 되면, 다시 제2 비교기(110)의 출력신호(CMP1)가 '하이'레벨이 되어 충방전부(120)에 의한 충전이 시작되고, 앞서 기술된 과정과 동일한 충방전 과정이 계속 반복적으로 진행된다.

좀 더 상세히 설명하면, 제2 비교기(110)의 출력신호(CMP1)가 '하이'레벨이 되면, SR 래치(136)의 정출력단(Q)으로 '하이'레벨 신호가 출력되고, 제1 비교기(100)의 출력신호(CMP2)가 '하이'레벨이 될 때까지 계속 '하이'레벨을 유지한다. 반면, SR 래치(136)의 부출력단(QX)으로는 '로우(low)'레벨 신호가 출력되어 방전 인에이블 신호(DISCHG_EN)가 '로우'레벨이 됨에 따라 NMOS 트랜지스터(NM)가 턴-오프, PMOS 트랜지스터(PM)가 턴-온됨으로써 충전을 시작하게 된다. 그리고, 소정 시간이 경과하여 제1 비교기(100)의 출력신호(CMP2)가 '하이'레벨이 되면 SR 래치(136)의 정출력단(Q)으로 '로우'레벨 신호가 출력되고, 다음 제2 비교기(110)의 출력신호(CMP1)가 '하이'레벨이 될 때까지 '로우' 레벨을 유지한다. 반면, SR 래치(136)의 부출력단(QX)으로는 '하이'레벨 신호가 출력되어 방전 인에이블 신호(DISCHG_EN)가 '하이'레벨이 됨에 따라 NMOS 트랜지스터(NM)가 턴-온, PMOS 트랜지스터(PM)가 턴-오프됨으로써 방전을 시작하게 된다. 여기서, PMOS트랜지스터(PM)가 턴오프됨으로써 전원단(VDD)으로부터 흐르는 전류가 차단되어 전력소모를 줄일 수 있다. 다음으로, 제2 비교기(110)의 출력신호(CMP1)가 '하이'레벨이 되면, 방전을 멈추고 다시 충전을 시작하게 된다. 참고로, SR 래치(136)의 정출력단(Q)으로 출력되는 신호는 T 플립플롭(138)을 거치면서 2분주되어 최종출력전압(VO)으로 출력된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명의 오실레이터 회로는, PMOS 트랜지스터 및 NMOS 트랜지스터를 채용하여, 충방전 시의 누설 전류를 최소화함으로써 전력 소모를 줄일 수 있는 효과를 구현한다. 또한, 다단 비교기를 채용하여 보다 고속의 신호 처리를 가능하도록 한 효과가 있다.

Claims

오실레이터 회로에 있어서,

제1 및 제2 기준전압을 생성하기 위한 기준전압 생성 수단;

방전 인에이블 신호에 응답하여 충방전 동작을 수행하는 충방전 수단;

상기 제1 기준전압 및 상기 충방전 수단으로부터의 충전 전압을 입력받아 비교/증폭하며, 옵셋을 저장하는 제1 내부 충전 수단을 포함하는 제1 비교 수단;

상기 제2 기준전압 및 상기 충방전 수단으로부터의 충전 전압을 입력받아 비교/증폭하며, 옵셋을 저장하는 제2 내부 충방전 수단을 포함하는 제2 비교 수단; 및

상기 제1 및 제2 비교 수단에 연결되어 최종출력전압을 내보내는 출력회로부를 구비하며,

상기 충방전 수단은 상기 방전 인에이블 신호에 응답하여 충전 및 방전 동작을 제어하되, 방전 시 전원전압단으로부터 전류 유입 경로를 차단하는 풀업 수단을 구비하는 오실레이터 회로.
제1항에 있어서,

상기 출력회로부는,

상기 제1 비교 수단의 출력 신호를 리셋입력단(R)으로 입력받고, 상기 제2 비교 수단의 출력 신호를 셋입력단(S)으로 입력받아 동작하는 SR 래치 수단과,

입력단이 상기 SR 래치 수단의 정출력단에 연결되어 상기 최종출력전압을 출력하는 T 플립플롭을 구비하는 것을 특징으로 하는 오실레이터 회로.
제2항에 있어서,

상기 방전 인에이블 신호는 상기 SR 래치 수단의 부출력단으로부터 출력되는 것을 특징으로 하는 오실레이터 회로.
제1항에 있어서,

상기 풀업 수단은 전원전압단 및 상기 충방전 수단의 출력단 사이에 연결되며, 게이트단으로 상기 방전 인에이블 신호를 입력받는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 오실레이터 회로.
제1항에 있어서,

상기 제1 및 제2 비교수단 각각은,

일측이 기준 전압 및 상기 충전 전압에 각각 연결되는 제1 및 제2 스위칭 수단;

접지전원단과 상기 제1 및 제2 스위칭 수단의 타측 사이에 각각 연결되는 제3 및 제4 스위칭 수단;

정입력단이 상기 제1 내부 충전수단의 타측에 연결되고 부입력단이 상기 제2 내부 충전수단의 타측에 연결되는 증폭 수단;

상기 증폭 수단의 정입력단 및 제1 출력단 사이에 연결되는 제5 스위칭 수단;

상기 증폭 수단의 부입력단 및 제2 출력단 사이에 연결되는 제6 스위칭 수단;

상기 제1 및 제2 출력단 신호를 입력받아 래치하는 래치 수단; 및

상기 래치 수단의 출력단에 연결되어 최종 비교 신호를 내보내는 버퍼 수단을 더 포함하며,

상기 제1 및 제2 내부 충방전 수단 각각의 일측이 상기 제1 및 제2 스위칭 수단의 타측에 연결되는 것을 특징으로 하는 오실레이터 회로.