JP2015142169A - 遅延回路 - Google Patents

Abstract

【課題】ＭＯＳキャパシタに電源電圧範囲外の電圧を印加することなくＭＯＳキャパシタの容量の電圧依存性による遅延時間への影響を抑制する。
【解決手段】入力信号（Ｖｉｎ）のレベル変化に対応してクランプ動作及びクランプ解除動作を行い、クランプ動作時にキャパシタ（Ｃ）の電圧を所定の充電開始電圧にクランプするクランプ回路（Ｍ１，ＣＳ１）と、クランプ動作の解除に伴ってキャパシタ（Ｃ）を定電流で充電する充電回路（ＶＤＤ，ＣＳ１）と、キャパシタ（Ｃ）の充電電圧（Ｖｃ）が所定の大きさに到達する時点で遅延信号（Ｖｏｕｔ）を生成する遅延信号生成回路（Ｍ２．ＣＳ２，ＣＯＭ）と、を備える。
【選択図】図１

Description

本発明は、キャパシタを遅延要素として用いる遅延回路に関するものである。

特許文献１には、ＭＯＳ（Metal-Oxide-Semiconductor）構成のキャパシタ（以下、ＭＯＳキャパシタという）を遅延要素として利用した遅延回路が開示されている。
後述するように、ＭＯＳキャパシタは、ゲート電圧に応じてその容量が変動する特性（電圧依存性）を有するので、このＭＯＳキャパシタを遅延回路の遅延要素として用いる場合には、その電圧依存性による遅延時間への影響を抑制する必要がある。

そこで、特許文献１に係る遅延回路では、ＭＯＳキャパシタの基板（バックゲート）に電源電圧範囲外の所定の電圧を印加するようにしている。すなわち、ＭＯＳキャパシタがＰチャネル型のＭＯＳＦＥＴによって構成されている場合には電源電圧よりも高い所定の電圧を上記基板に印加し、また、ＭＯＳキャパシタがＮチャネル型のＭＯＳＦＥＴによって構成されている場合には接地電圧（０Ｖ）よりも低い所定の電圧を上記基板に印加するようにしている。上記基板に印加される電圧の値は、上記ＭＯＳキャパシタのゲートに電源電圧範囲内のどのような大きさの電圧が印加された場合でも、該ＭＯＳキャパシタが一定な容量値を示す大きさに設定される。

特開２００１−２５１１７１号公報

上記のように、特許文献１に係る遅延回路は、電源電圧範囲外の電圧をＭＯＳキャパシタの基板に印加するので、その電圧を生成するための電源回路を必要とする。この電源回路を含む遅延回路を集積回路として構成する場合、電源電圧範囲内の電圧が印加された回路と電源電圧範囲外の電圧が印加された回路とが共通の半導体基板上で混在することになるので、それらの回路間を絶縁するための処理等が必要となり、これは設計の自由度の低下と構成の複雑化を招き、結果として高コスト化に繋がる。

そこで、本発明は、ＭＯＳキャパシタに電源電圧範囲外の電圧を印加することなく該ＭＯＳキャパシタの容量の電圧依存性による遅延時間への影響を抑制することが可能な遅延回路を提供することを目的とする。

本発明は、ＭＯＳ構成のキャパシタを遅延要素として使用する遅延回路であって、入力信号のレベル変化に対応してクランプ動作及びクランプ解除動作を行い、クランプ動作時に前記キャパシタの電圧を所定の充電開始電圧にクランプするクランプ回路と、前記クランプ動作の解除に伴って前記キャパシタを定電流で充電する充電回路と、前記キャパシタの充電電圧が所定の大きさに到達する時点で遅延信号を生成する遅延信号生成回路と、を備えることによって前記目的を達成している。

前記クランプ回路は、第１のＭＯＳＦＥＴを用いた前記入力信号に対するソースフォロワ回路を備えることができる。この場合、前記ソースフォロワ回路によって前記キャパシタの電圧が前記第１のＭＯＳＦＥＴの閾値電圧で規定される電圧にクランプされる。なお、前記第１のＭＯＳＦＥＴとしては、例えばＰチャネル型のＭＯＳＦＥＴが使用される。

前記遅延信号生成回路は、前記キャパシタに接続されて該キャパシタの充電電圧が前記所定の大きさに到達する時点で導通する第２のＭＯＳＦＥＴを有し、該第２のＭＯＳＦＥＴを介して前記キャパシタを放電させる放電回路と、前記第２のＭＯＳＦＥＴを介して入力される前記キャパシタの充電電圧を基準電圧と比較する比較回路と、を備えることができる。この構成において、前記放電回路による放電電流は前記充電回路による充電電流よりも小さく設定される。なお、前記第２のＭＯＳＦＥＴとしては、例えばゲート端子に基準電圧が印加されているＰチャネル型のＭＯＳＦＥＴが使用される。
一態様として、前記放電回路は前記放電電流を定電流化するように構成される。また、他の態様として、前記比較回路は例えばＣＭＯＳロジック回路で構成される。

本発明によれば、ＭＯＳキャパシタに電源電圧範囲外の電圧を印加することなくことなく該ＭＯＳキャパシタの容量の電圧依存性による影響を抑制することが可能であるので、設計の自由度の向上と構成の簡単化を図ることができる。

本発明の一実施形態に係る遅延回路の構成を示す回路図である。 実施形態に係る遅延回路の動作を示すタイミングチャートである。 ＭＯＳキャパシタにおけるゲート電圧と容量比の関係を示すグラフである。 比較例に係る遅延回路の構成を示す回路図である。 比較例に係る遅延回路の動作を示すタイミングチャートである。

以下、図面を参照しながら本発明の実施の形態について説明する。
図１に本発明に係る遅延回路の実施形態を示す。この遅延回路は、Ｐチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）からなるスイッチ素子Ｍ１、Ｍ２、定電流１１，Ｉ２（１１＞Ｉ２）をそれぞれ発生する定電流源ＣＳ１，ＣＳ２、キャパシタＣ及び電圧比較回路ＣＯＭを備え、集積回路として構成されている。

スイッチ素子Ｍ１は、ゲート端子が入力端子Ｔ１に接続され、ドレイン端子が接地されている。定電流源ＣＳ１は、キャパシタＣを定電流充電するために設けたものであって、一端が電源端子Ｔ２に接続され、他端がスイッチ素子Ｍ１のソース端子及びキャパシタＣの一端に接続されている。キャパシタＣの他端は接地されている。
スイッチ素子Ｍ２は、ゲート端子が基準電圧入力端子Ｔ３に接続され、ソース端子がキャパシタＣの一端に接続されている。定電流源ＣＳ２は、キャパシタＣを定電流放電するために設けたものであって、一端がスイッチ素子Ｍ２のドレイン端子及び電圧比較回路ＣＯＭの入力端子に接続され、他端が接地されている。電圧比較回路ＣＯＭの出力端子は出力端子Ｔ４に接続されている。なお、定電流源ＣＳ１，ＣＳ２の発生電流１１，Ｉ２には１１＞Ｉ２の関係がある。

図２は、図１に示す遅延回路の動作を示すタイミングチャートである。以下、図２を参照しながら本実施形態に係る遅延回路の動作について説明する。なお、以下の説明において、Ｌ（Low）レベルは０Ｖに対応し、Ｈ（High）レベルは端子Ｔ２に印加されている電源電圧ＶＤＤ（本実施形態では３Ｖ）に対応している。また、スイッチ素子Ｍ１，Ｍ２は、同じ半導体基板に相互が接近した状態で形成されているので、共通の閾値電圧Ｖｔｈｐを有するものとする。

スイッチ素子Ｍ１は、ソースフォロワ回路を構成しているので、入力端子Ｔ１の信号電圧をＶｉｎとすると、そのソース端子の電圧ＶｃをＶｉｎ+｜Ｖｔｈｐ｜＝Ｖｉｎ-Ｖｔｈｐにクランプするように動作する。例えば、入力信号電圧ＶｉｎがＬレベルのときには、スイッチ素子Ｍ１が導通した状態にあるので、上記電圧Ｖｃが｜Ｖｔｈｐ｜＝−Ｖｔｈｐにクランプされる。閾値電圧Ｖｔｈｐは負の電圧であるので、電圧Ｖｃは正の電圧となる。なお、このときスイッチ素子Ｍ２は遮断した状態にある。

ここで、信号電圧ＶｉｎがＨレベルに変化すると、スイッチ素子Ｍ１によるクランプ電圧がＶＤＤ＋｜Ｖｔｈｐ｜に跳ね上がって、スイッチ素子Ｍ１が遮断される。これにより、電圧Ｖｃがスイッチ素子Ｍ１によるクランプ動作から外れて、定電流源ＣＳ１からの電流Ｉ１によるキャパシタＣの充電が開始される。電圧ＶｃはこのキャパシタＣの充電電圧となるので、該キャパシタＣの充電の進行に伴って上昇する。

スイッチ素子Ｍ２のゲート端子には、端子Ｔ３を介して基準電圧Ｖｒｅｆ（＜＜ＶＤＤ）が入力されているので、キャパシタＣの充電電圧ＶｃがＶｒｅｆ＋｜Ｖｔｈｐ｜に達すると、スイッチ素子Ｍ２がソースフォロワ回路としての動作を開始し、該スイッチ素子Ｍ２がターンオンする。スイッチ素子Ｍ２がターンオンすると、該スイッチ素子Ｍ２に定電流源ＣＳ２による電流Ｉ２が流れる。この電流Ｉ２は、キャパシタＣからの放電電流となる。この結果、キャパシタＣの充電電流がＩ１から（Ｉ１−Ｉ２）に減少し、その結果、該キャパシタＣの充電速度が低下する。

一方、スイッチ素子Ｍ２のターンオンに伴って、該スイッチ素子Ｍ２のドレイン端子の電圧Ｖｘがソース端子の電圧Ｖｃに引っ張られて急上昇する。すなわち、ドレイン端子の電圧Ｖｘは、該ドレイン端子に接続される寄生容量の充電電圧である。上記寄生容量の容量値は微小なので、スイッチ素子Ｍ２がターンオフすると該寄生容量が急速に充電されて、電圧Ｖｘが急上昇する。
この結果、厳密にいうと、スイッチ素子Ｍ２に流れる電流は、定電流源ＣＳ２に流れる電流と上記寄生容量を充電する電流の和ということになる。
図２では、急上昇したあとの電圧Ｖｘが一定値となっているが、これはあくまでも一例であり、電流Ｉ２を生成する定電流源ＣＳ２の構成によっては一定にならないこともある。例えば、Ｖｘ≒Ｖｃとなって、電圧Ｖｘが電圧Ｖｃと共に徐々に上昇することもあり得る。

電圧比較回路ＣＯＭは、電圧Ｖｘを所定の基準電圧と比較して、その比較結果を電圧Ｖｏｕｔとして出力するものである。本実施形態では、この電圧比較回路ＣＯＭとしてＣＭＯＳロジック回路（インバータ）を用いている。この場合、電圧比較回路ＣＯＭにおける基準電圧は、ＣＭＯＳロジック回路の閾値電圧Ｖｔｈｃとなる。従って、電圧ＶｘがＶｔｈｃ以上になった場合に、電圧比較回路ＣＯＭの出力電圧ＶｏｕｔがＬレベルからＨレベルに反転する。図２に示すように、本実施形態の遅延回路による遅延時間Ｔｄは、入力信号電圧ＶｉｎがＨレベルに変化した時点から電圧比較回路ＣＯＭの出力信号電圧ＶｏｕｔがＬレベルからＨレベルに反転する時点までの期間となる。

ところで、集積回路に用いるキャパシタとしては、ＭＯＳ構成（金属−酸化物−半導体）のキャパシタを使用することが好ましい。なぜなら、ＭＯＳ構成のキャパシタ（以下、ＭＯＳキャパシタという）は、ポリシリコン等を用いて構成したキャパシタに比して、同じ耐圧条件で単位面積あたりの容量値を大きくすることができるという利点、つまり、同じ容量を確保するための面積を数分の１程度に小さくすることができるという利点を有するからである。
そこで、本実施形態に係る遅延回路においては、キャパシタＣとしてＭＯＳキャパシタを使用している。

周知のように、ＭＯＳキャパシタは、ゲート酸化膜によるキャパシタと、その下に形成される空乏層によるキャパシタとが直列接続された構成を有する。
図３に、Ｎチャネル型のＭＯＳＦＥを用いたＭＯＳキャパシタにおけるゲート電圧Ｖｇと容量比の関係の一例を示す。ここで、容量比は、設計値である飽和（最大）容量値と測定されたＭＯＳキャパシタの容量値との比である。ここでＭＯＳキャパシタの容量値は微分容量で、各ゲート電圧の測定点でゲート電圧を微小に変化させて測定している。この図３に示すように、ＭＯＳキャパシタの容量は電圧依存性を有する。これは、上記空乏層によるキャパシタの容量が電圧依存性を持つことに起因している。

本実施形態に係る遅延回路においては、スイッチ素子Ｍ１によるクランプ電圧−ＶｔｈｐがＭＯＳキャパシタからなるキャパシタＣの充電開始電圧となるので、該キャパシタＣの容量の電圧依存性が遅延時間Ｔｄの精度に及ぼす影響を少なくすることができる。以下、その作用を具体的に説明する。
例えば、スイッチ素子Ｍ１，Ｍ２の閾値電圧Ｖｔｈｐを−１．５Ｖとすると、該スイッチ素子Ｍ１が導通している時に電圧Ｖｃが−Ｖｔｈｐ＝１．５Ｖにクランプされる。スイッチ素子Ｍ１が遮断されると、定電流源ＣＳ１からの電流Ｉ１によるキャパシタＣの充電が開始されるので、電圧Ｖｃが上記クランプ電圧１．５Ｖ（充電開始電圧）から徐々に上昇する。
ここで、スイッチ素子Ｍ２を制御する基準電圧Ｖｒｅｆを１．０Ｖとすると、電圧Ｖｃが−Ｖｔｈｐ＋Ｖｒｅｆ＝２．５Ｖに到達した時点でスイッチ素子Ｍ２が導通する。これに伴い、電圧Ｖｘが急上昇して電圧比較回路ＣＯＭの出力信号Ｖｏｕｔが反転する。

このように動作する本実施形態の遅延回路において、遅延時間Ｔｄを生成するのに使用されるキャパシタＣの実効容量は、電圧Ｖｃを−Ｖｔｈｐ＝１．５Ｖから−Ｖｔｈｐ＋Ｖｒｅｆ＝２．５Ｖまで上昇させるときの容量である。つまり、上記実行容量は、電圧Ｖｃが１．５Ｖ以上の領域にあるときのものである。
図３に示すように、ＭＯＳキャパシタは、ゲート電圧Ｖｇが１．５Ｖ以上の領域にあるときに容量の電圧依存性が低くなる。従って、本実施形態の遅延回路によれば、キャパシタＣとしてＭＯＳキャパシタを適用しているにもかかわらず、該ＭＯＳキャパシタ容量の電圧依存性に起因した遅延時間Ｔｄの精度低下が回避される。

すなわち、本実施形態によれば、電圧Ｖｃを１．５Ｖから２．５Ｖまで上昇させるのに必要なキャパシタＣの実効容量が例えば定格容量の９５％から９８％に変化し、その変化率は３％（＝（９８−９５）／９８＊１００）になる。すなわち、遅延時間をキャパシタＣのゲート電圧を使用時の最大電圧である２．５Ｖでの実効容量で見積もると、実効容量の変動による遅延時間の誤差は３％以下に抑制できる。さらに、電圧Ｖｃが１．５Ｖ以上の領域は容量値の変化が少ないため、個別の半導体素子間のばらつきも小さく、精度の高い遅延時間の見積もりをすることができる。

さらに、本実施形態の遅延回路によれば、次のような利点も得られる。すなわち、ＣＭＯＳロジック回路からなる電圧比較回路ＣＯＭは、電源電圧、温度、プロセス等の変動の影響により閾値電圧Ｖｔｈｃのばらつきが大きい（±２０％程度）。しかし、本実施形態の遅延回路では、電圧比較回路ＣＯＭの入力電圧Ｖｘがスイッチ素子Ｍ２の導通と同時に０Ｖから電圧Ｖｃ（＞Ｖｔｈｃ）近くまで急上昇するため、上記閾値電圧Ｖｔｈｃのばらつきによらず電圧比較回路ＣＯＭを安定かつ高精度に反転動作させることが可能であり、従って、閾値電圧Ｖｔｈｃのばらつきに起因した遅延時間Ｔｄの変動を抑制することができる。

図４に比較例に係る遅延回路を示す。この比較例に係る遅延回路は、図１に示すスイッチ素子Ｍ１をＮチャネルＭＯＳＦＥＴからなるスイッチ素子Ｍ０に置換した点、入力端子Ｔ１とスイッチ素子Ｍ０との間にインバータＩＮを介在させた点、及び、キャパシタＣと定電流源ＣＳ１の接続点をＣＭＯＳロジック回路からなる電圧比較回路ＣＯＭの入力端子に直接接続した点において図１に示す遅延回路と相違している。もちろん、この遅延回路においてもキャパシタＣとしてＭＯＳキャパシタが使用されている。図５は、図４に示す遅延回路の動作を示すタイミングチャートである。以下、図５を参照してこの比較例に係る遅延回路の動作を説明する。

入力信号電圧ＶｉｎがＬレベル（０Ｖ）からＨレベル（３Ｖ）に変化すると、この信号Ｖｉｎを反転した信号がスイッチ素子Ｍ０のゲート端子に入力されて該スイッチ素子Ｍ０が遮断される。これに伴い、電流源１１からの電流Ｉ１によるキャパシタＣ１の充電が開始されるので、電圧比較回路ＣＯＭの入力電圧Ｖｃが０Ｖから次第に上昇する。そして、この入力電圧Ｖｃが電圧比較回路ＣＯＭを構成するＣＭＯＳロジック回路の閾値電圧Ｖｔｈｃに到達すると、電圧比較回路ＣＯＭの出力信号ＶｏｕｔがＬレベル（０Ｖ）からＨレベル（３Ｖ）に反転する。
この結果、この比較例に係る遅延回路による遅延時間Ｔｄ´は、入力信号電圧ＶｉｎがＨレベルに変化した時点から電圧比較回路ＣＯＭの出力信号Ｖｏｕｔが反転する時点までの期間となる。

ここで、上記閾値電圧Ｖｔｈｃを１．５Ｖとすると、上記遅延時間Ｔｄ´はキャパシタＣの充電電圧が０Ｖから１．５Ｖに到達するまでの期間となる。つまり、遅延時間Ｔｄ´を規定する電圧Ｖｃの変化量は１．５Ｖである。
図３に示すように、ＭＯＳキャパシタは、上記遅延時間Ｔｄ´を規定する電圧の領域において、つまり、ゲート電圧Ｖｇが０〜１．５Ｖの領域にあるときにおいて、容量の電圧依存性が高くなる。従って、比較例に係る遅延回路においては、キャパシタＣの容量の電圧依存性が遅延時間Ｔｄ´の精度に大きく影響することになる。

すなわち、比較例に係る遅延回路では、電圧Ｖｃを０Ｖから１．５Ｖまで上昇させるのに必要な該ＭＯＳキャパシタの実効容量が例えば定格容量の６５％から９５％に変化し、その変化率は３２％（＝（９５−６５）／９５＊１００）になる。すなわち、遅延時間をキャパシタＣのゲート電圧を使用時の最大電圧である１．５Ｖでの実効容量で見積もると、実効容量の変動による遅延時間の誤差は数十％という大きなものになってしまう。また、ゲート電圧Ｖｇが０〜１．５Ｖの領域は容量値（容量比）が急変する領域であるため個別の半導体素子間のばらつきも大きく、精度の高い遅延時間の見積もりが困難で、これも遅延時間のばらつきの大きな要因となっている。

比較例に係る遅延回路は、次のような問題点も有する。すなわち、前記したように、ＣＭＯＳロジック回路からなる電圧比較回路ＣＯＭは、閾値電圧Ｖｔｈｃに±２０％程度のばらつきがあるので、定電流源ＣＳ１として高精度なものを用いたとしても、遅延時間ばらつきが±２０％以上となる

以上の説明から明らかなように、本実施形態の遅延回路によれば、ＭＯＳキャパシタからなるキャパシタＣの充電開始電圧をスイッチ素子Ｍ１の閾値電圧で規定される電圧に設定しているので、電圧依存性の小さい領域のキャパシタＣの容量を用いて精度の高い信号の遅延を実現することができる。また、キャパシタＣとＣＭＯＳロジック回路からなる電圧比較回路ＣＯＭとの間に設けられたスイッチ素子Ｍ２の上述した動作によって閾値電圧Ｖｔｈｃのばらつきに起因した遅延時間のばらつきも抑制することができる。
なお、スイッチ素子Ｍ１に与えるＬレベルとして、０Ｖではなく、０Ｖより大きく基準電圧Ｖｒｅｆより小さい定電圧を与えるようにしてもよい。

Ｍ１,Ｍ２ スイッチ素子
ＣＳ１，ＣＳ２ 定電流源
Ｔ１〜Ｔ４ 端子
Ｃ キャパシタ
ＣＯＭ 電圧比較回路

Claims (7)

1. ＭＯＳ構成のキャパシタを遅延要素として使用する遅延回路であって、
   入力信号のレベル変化に対応してクランプ動作及びクランプ解除動作を行い、クランプ動作時に前記キャパシタの電圧を所定の充電開始電圧にクランプするクランプ回路と、
   前記クランプ動作の解除に伴って前記キャパシタを定電流で充電する充電回路と、
   前記キャパシタの充電電圧が所定の大きさに到達する時点で遅延信号を生成する遅延信号生成回路と、
   を備えることを特徴とする遅延回路。
2. 前記クランプ回路は、第１のＭＯＳＦＥＴを用いた前記入力信号に対するソースフォロワ回路を備え、該ソースフォロワ回路によって前記キャパシタの電圧を前記第１のＭＯＳＦＥＴの閾値電圧で規定される電圧にクランプすることを特徴とする請求項１に記載の遅延回路。
3. 前記第１のＭＯＳＦＥＴがＰチャネル型のＭＯＳＦＥＴであることを特徴とする請求項２に記載の遅延回路。
4. 前記遅延信号生成回路は、
   前記キャパシタに接続されて、該キャパシタの充電電圧が前記所定の大きさに到達する時点で導通する第２のＭＯＳＦＥＴを有し、該第２のＭＯＳＦＥＴを介して前記キャパシタを放電させる放電回路と、
   前記第２のＭＯＳＦＥＴを介して入力される前記キャパシタの充電電圧を基準電圧と比較する比較回路と、を備え、
   前記放電回路による放電電流は、前記充電回路による充電電流よりも小さく設定されることを特徴とする請求項１ないし３のいずれか１項に記載の遅延回路。
5. 前記第２のＭＯＳＦＥＴがゲート端子に基準電圧が印加されているＰチャネル型のＭＯＳＦＥＴであることを特徴とする請求項４に記載の遅延回路。
6. 前記放電回路は、前記放電電流を定電流化するように構成されていることを特徴とする請求項４または５に記載の遅延回路。
7. 前記比較回路がＣＭＯＳロジック回路で構成されていることを特徴とする請求項４ないし６のいずれか１項に記載の遅延回路。

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