JPH01138690A

JPH01138690A - 半導体記憶装置のアクセス方法およびｄＲＡＭシステム

Info

Publication number: JPH01138690A
Application number: JP62296817A
Authority: JP
Inventors: Yasushi Sakui; 康司作井; Fujio Masuoka; 富士雄舛岡; Kazunori Ouchi; 大内　和則
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-11-25
Filing date: 1987-11-25
Publication date: 1989-05-31
Also published as: KR930010364B1; KR920004904B1; KR890008843A; KR890009078A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体記憶装置に係り、特に破壊読出しを行
うダイナミック型メモリセルを集積したダイナミック型
ＲＡＭ　（ｄＲＡＭ）のアクセス方法およびｄＲＡＭシ
ステムに関する。

（従来の技術）近年、半導体記憶装置の高速化のために数多くの新機能
の発明、開発がなされてきた。特に、ｄＲＡＭにおいて
は、ページ・モード、ニブル・モード、スタティック・
カラム・モードなど、アクセス時間を短縮するための各
種動作モードが開発されている。

しかしながら従来のｄＲＡＭのシステムでは、ノーマル
・アクセス参モードの場合アクセス時間が短縮されても
、サイクル時間はさほど短縮されない、という問題があ
った。例えば、ノーマル・アクセス・モードでアクセス
時間１００　ｎ　ｓｅｅのＩＭビットｄＲＡＭの場合、
サイクル時間はアクティブ時間とプリチャージ時間の和
であるため、仕様では１９０　ｎ　ｓｅｅとなっている
。仮にアクセス時間が半減しても、プリチャージ時間が
半減しなければ、サイクル時間は半減しない。プリチャ
ージ時間の短縮が困難であるのは、ｄＲＡＭの大容量化
のために充電すべきビット線の容量負荷が増大したこと
だけでなく、従来のシステムではビット線プリチャージ
およびイコライズが、読出し。

書込みが行われるアクティブ時間中には行イつれず、Ｒ
ＡＳ　（ロウ・アドレス・ストローブ）が論理“０＃か
ら“１”になるプリチャージ期間になって初めて行われ
るためである。

半導体記憶装置を使用する立場から見ると、これをコン
ピュータに搭載する場合、マシン・サイクルがどの程度
になるかが特性上重要な問題である。スタティックＲＡ
Ｍの場合はアクセス時間とサイクル時間が一致するため
に、アクセスは時間を短縮することが即ちマシン・サイ
クルの短縮につながるが、ｄＲＡＭの場合にはアクセス
時間のみ短縮してもマシン・サイクルを短縮したことに
ならない。

今後更にｄＲＡＭの大容量化、高速化を図る場合には、
以上のような意味でサイクル時間を如何に短縮するかが
重要な問題となる。

（発明が解決しようとする問題点）以上のように従来のｄＲＡＭでは、アクセス時間の短縮
がそのままサイクル時間の短縮につながらず、従ってこ
れを使用したコンピュータのマシン・サイクルを短縮す
ることができない、という問題があった。

本発明はこの様な問題を解決して、サイクル・タイムの
短縮を可能としたｄＲＡＭのアクセス方法およびｄＲＡ
Ｍシステムを提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明によるｄＲＡＭのアクセス方法は、アドレス・マ
ルチプレクス方式のｄＲＡＭにおいて、読出しサイクル
と書込みサイクルとでカラム・アドレスとロウ・アドレ
スの入力順序を異ならせることを特徴とする。

また本発明は、アドレス・マルチプレクス方式のｄＲＡ
Ｍシステムにおいて、ＣＰＵからのロウ・アドレスとカ
ラム・アドレスを上位アドレスと下位アドレスとに分け
て時分割的にｄＲＡＭチップに供給するアドレスデータ
φセレクタと、□このセレクタに対して外部からの制御
信号により上位アドレスと下位アドレスのいずれを先に
出力するかを指示するゲート回路とを設けたことを特徴
とする。

（作用）本発明のｄＲＡＭアクセス方法では例えば、各ビット線
と入出力線の間にラッチ型メモリセルを設けた構成を利
用し、読出しサイクルではＲＡＳをＣＡＳに先行させて
“１′から“０”に落とし、書込みサイクルではＣＡＳ
をＲＡＳに先行させて′１”から“０”に落とすことに
より、サイクル時間の短縮が可能になる。即ち、ＲＡＳ
がＣＡＳに先行して０”になり読出しサイクルがはじま
ると、選択ワード線に接続されたメモリセルのデータが
ビット線を介してラッチ型メモリセルに転送され、その
後はビット線とラッチ型メモリセルの間のトランスファ
ゲートをオフとすることで、データを入出力線に出力さ
せながら同時にビット線プリチャージを行うことができ
る。またＣＡＳをＲＡＳに先行させて“０゛に落として
書込みサイクルが始まると、カラム・アドレスがロウ・
アドレスに先行してｄＲＡＭツチップ内に取込まれ、ワ
ード線が選択されると同時にカラム選択線も選択されて
書込み動作が行われ、書込みトリガ信号ＷＥが“０”か
ら“１“になって書込みサイクルが終了すると直ぐに、
ビット線プリチャージを行うことができる。この結果、
従来ＲＡＳプリチャージ期間中に行っていたビット線プ
リチャージをＲＡＳアクティブ期間中に行うことができ
るため、サイクル時間が従来のシステムに比べて大幅に
短縮される。

また従来のアドレスデータ・セレクタでは、この新しい
ｄＲＡＭチップでも、書込みサイクルの場合カラム・ア
ドレス（下位アドレス）が入力されるまでビット線とラ
ッチ型メモリセルを切離すことができないため、ＲＡＳ
アクティブ期間に行うことができるビット線プリチャー
ジが遅れるが、本発明によれば、書込みサイクルではカ
ラム・アドレスがロウ・アドレス（上位アドレス）に先
行してｄＲＡＭチップに取込まれるように、ゲート回路
でアドレスデータ◆セレクタを制御することによって、
ビット線プリチャージのタイミングを早めることができ
る。これにより、サイクル時間が従来のシステムの比べ
て大幅に短縮される。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図は、一実施例のｄＲＡＭの要部構成を示す。半導
体基板に、複数対のビット線ＢＬ。

ＢＬ　（ＢＬＩ、　ＢＬＩ、ＢＬ２．　ＢＬ２、・・・
）と複数本のワード線ＭＷ　（ＭＷＬ　、ＭＷ２　、・
・・）が交差して配設され、その各交差位置にｄＲＡＭ
セルＭＣ（ＭＣＩ　、ＭＣ２、・・・）が配置される。

ｄＲＡＭセルＭＣはワード線ＭＷにより選択駆動されて
、ビット線ＢＬ、ＢＬとの間でデータのやりとりを行う
。各ビット線対ＢＬ、ＢＬには、ｄＲＡＭセルの他、一
つずつダミーセルＤＣＩ。

ＤＣ２が設けられている。ダミーセルＤＣＩ。

ＤＣ２はダミー・ワード線ＤＷＩ　、ＤＷ２により駆動
される。ビット線ＢＬ、ＢＬの一端部には、ビット線Ｂ
Ｌ、ＢＬに読み出されたデータを検出するビット線セン
スアップ１０　（１０−１゜１０−２．・・・）が設け
られている。５０　（５０−１，５０−２，・・・）は
ビット線ＢＬ、丁Ｔをイコライズし、プリチャージする
回路（以下、プリチャージ回路）である。ビット線ＢＬ
、ＢＴの他端部には、第１のトランスファゲート、３０
（３０−１，３０−２，・・・）を介してラッチ型メモ
リセル２０　（２０−１，２０−２，・・・）が接続さ
れている。ラッチ型メモリセル２ｏは第２のトランスフ
ァゲート４０　（４０−、Ｌ、４０−２．　　・・・）
を介して入出力線Ｉ１０．Ｉ１０に接続されている。

第２図は、第１図のｄＲＡＭの具体的な構成例である。

ｄＲＡＭセルＭＣおよびダミーセルＤＣは、−個のＭＯ
Ｓトランジスタと一個のキャパシタからなる周知のもの
である。キャパシタの基準電位端子はプレート電源ＶＰ
Ｌに接続されている。

ダミーセルＤＣＩ　、ＤＣ２には、プリチャージ電源ｖ
Ｄｃに接続された書込み用のｎチャネルＭＯＳトランジ
スタＱ９　＋　Ｑ　ｌｏが設けられている。ビット線セ
ンスアップ１ｏは、ｎチャネルＭＯＳトランジスタ対Ｑ
４．Ｑ５とｐチャネルＭＯＳトランジスタ対Ｑ６．Ｑ７
とから構成され、それぞれの対のソースに活性化信号φ
ＳＥ。

φＳＥが入るようになっている。プリチャージ回路５０
は、ゲートに共通にイコライズ信号ＥＱＬ、が入る３個
のｎチャネルＭｏｓトランジスタＱ１〜Ｑ３により構成
されている。Ｑｌ。

Ｑ２はプリチャージ用であり、それぞれのソースがビッ
ト線ＢＬ、ＢＬに接続され、ドレインは共通にプリチャ
ージ用電源ｖＢＬに接続されている。

イコライズ用ＭＯＳトランジスタＱ３はソース。

ドレインがそれぞれビット線ＢＬ、ＢＬに接続されてい
る。

ラッチ型メモリセル２ｏは、ｎチャネルＭＯＳトランジ
スタ対Ｑ１８．Ｑｌ９からなるフリップフロップと、ｐ
チャネルＭＯＳ）ランジスタ対Ｑ２□、Ｑ２２からなる
フリップフロップとにより構成されている。それぞれの
トランジスタ対のソースには、ラッチ用クロックφＣＥ
Ｉ　　φＣＥが入る。Ｑ２０はイコライズ用のｎチャネ
ルＭＯＳトランジスタである。この様なラッチ型メモリ
セル２０のノードＡ、Ａはそれぞれ、第１のトラン７．
７アゲート３０を構成するｎチャネルＭｏｓトランジス
タＱ１６１Ｑ＋□を介してビット線ＢＬ。

ＢＬに接続され、また第２のトランスファゲート４０を
構成するｎチャネルＭ′ｏｓトランジスタＱ２３１Ｑ２
４を介して入出力線Ｉ１０．Ｉ１０に接続されている。

第１のトランスファゲート３０はクロックφＴにより制
御される。第２のトランスファゲート４ｏは、カラム・
アドレスにより選択されるカラム選択線ＣＳＬに接続さ
れている。

第３図は、実施例のｄＲＡＭにおいて読出しサイクルと
書込みサイクルとでロウ・アドレスとカラム・アドレス
の入力順序を異ならせるためのｄＲＡＭチップ外部の制
御回路部の構成を示している。ｄＲＡＭチップ６０とＣ
ＰＵ８０の間に、アドレス・マルチプレクスを行うアド
レスデータ・セレクタ７０がある。このアドレスデータ
・セレクタ７０は、ＣＰＵ８０からのロウ、カラムそれ
ぞれの入力アドレスを、上位ｎビットがカラム・アドレ
ス、下位ｎビットがロウ・アドレスとなるようにマルチ
プレクスし、これをｄＲＡＭチップ６０のアドレス端子
に供給するようになっている。このときアドレスデータ
・セレクタ７０には、下位のカラム・アドレスと上位の
ロウ・アドレスのいずれを先に出力するかを選択するセ
レクト制御端子があり、ＲＡＳ、ＣＡＳおよび書込みト
リガ信号ＷＥの組合わせに応じて制御端子に“０″′ま
たは”１″を与えるゲート回路９０が設けられている。

ＲＡＳ、ＣＡＳ、ＷＥが全て“１″の状態から先ず、Ｒ
ＡＳが“０−になるとゲート回路９０は制御端子に制御
信号″１”を出して、アドレスデータ・セレクタ７０は
ロウ・アドレスを先に出力する。この後ＣＡＳが“０“
になることにより、制御信号が“０”になって、カラム
・アドレスを出力する。これは、読み出しサイクル時で
ある。書込みサイクルでは、ＣＡＳがＷＥと共にＲＡＳ
に先行して“０”となり、ゲート回路９０からの制御信
号“０”によりカラム・アドレスが先に出力され、次い
でＲＡＳが“０”になることにより制御信号は“１″と
なって、ロウ・アドレスが出力されることになる。

なお第３図において、ｄＲＡＭチップ６０のＲＡＳ、Ｃ
ＡＳ入力端子部に遅延回路Ｄ、Ｄ２を設けているのは、
ｄＲＡＭチップ６０の入力アドレスに対してセットアツ
プ時間を設けるためである。

この様に構成されたｄＲＡＭの読出しサイクルの動作を
、第４図を参照して説明する。第４図は、ビット線を（
１／２）ＶＤＤにプリチャージする方式で、ラッチ型メ
モリセルのデータを、ビット線プリチャージを行いなが
ら入出力線に転送する動作を行う場合の信号波形を示し
ている。最初、ビット線イコライズ信号ＥＱＬ、のレベ
ルはＶＤＤであり、またビット線プリチャージ電源ＶＢ
Ｌは（１／２）ＶＤＤであるため、ビット線ＢＬ、ＢＬ
は全て（１／２）Ｖｏ　ｏ　にプリチャージされている
。いま、ｉ番目のビット線対ＢＬｉ　。

ＢＬｉに着目し、ｄＲＡＭセルＭＣ１のキャパシタのノ
ードＮ１にはＶＤＤ　（論理“１”）が書き込まれてい
るとする。またダミーセルＤＣ２のキャパシタのノード
Ｎ３には、（１／２）Ｖｏｏのレベルが書込み電源ｖＤ
Ｃにより初期設定されているとする。

ＲＡＳクロックが論理“１”（Ｖ＋＋＋）から論理″０
″　（Ｖａｔ、）になり、アクティブ期間に入ると、イ
コライズ信号ＥＱＬ、、ＥＱＬ２がｖａｎからＶＳ９に
下がってビット線ＢＬ、ＢＬが互いに切離され、ダミー
セルの記憶ノードもフローティングになる。そして例え
ば、ワード線ＭＷ、が選ばれ、これとダミーワード線Ｄ
Ｗ２がＶＳＳから（３／２）Ｖｏｏまで上がると、ｄＲ
ＡＭセルＭＣ，とダミーセルＤＣ２の内容がそれぞれビ
ット線ＢＬ、ＢＬに読み出される。このとき、ラッチ型
メモリセル２０のイコライズ信号ＥＱＬ３がＶＤＤから
ＶＳＳに下がる。次いで、ビット線センスアップ１０の
ｎチャネル側活性化信号φＳＦが（１／２）ＶＤＤから
ＶＳｓに、引続きｐチャネル側活性化信号φＳＥが（１
／２）ＶＤＤからＶＤＤに上がる。これにより、論理“
１“のデータが読み出された側のビット線ＢＬはＶＤＤ
まで上がり、ダミーセルＤＣ２のデータが読み出された
ビット線ＢＬがＶＳＳまで下がる。

次に、クロックφＴがＶＳＳからＶＤＤになり、第１の
トランスファゲート３０がオンする。そしてラッチ信号
φＣＥ、　　φＣＥがそれぞれ（１／２）ＶＤＤからＶ
ＳＳ、ＶＤＤになると、ビット線ＢＬ、ＢＬの内容がラ
ッチ型メモリセル２０のノードＡ、Ａに伝わる。こうし
てビット線ＢＬ。

ＢＬのデータがラッチ型メモリセル２０に転送された時
点で、もしｄＲＡＭチップ外部の書込み用トリガ信号Ｗ
Ｅが論理“１“で読み出しモードであるならば、ビット
線プリチャージが自動的に開始される。その動作を以下
に詳しく説明する。

選択されて読み出しが行われたメモリセルＭＣ１のリス
トア（再書込み）が十分に行われた後、選択ワードＩＭ
Ｗ、とダミーワード線Ｄｗ２が（３／２）ＶｏｏからＶ
ＳＳに下がり、非選択状態になる。この後、クロックφ
ＴがＶＤＤからＶＳＳに下がってビット線ＢＬ、ＢＬか
らラッチ型メモリセル２０が切離される。そしてビット
線イコライズ信号ＥＱＬ、がＶＳＳからＶＤＤに上がり
、プリチャージ回路１０が働いて、ビット線プリチャー
ジが行われる。このとき、ＣＡＳクロックが論理“１”
から論理“０゛になることにより、例えば、ｉ番目のカ
ラムが選択されたとすると、カラム選択線Ｃ３Ｌｉのレ
ベルがＶＳＳからＶＤＤまたは昇圧電位（３／２）Ｖｏ
ｏまで上がり、第２のトランスファゲート４０がオンと
なってラッチ型メモリセル２０のノードＡ、Ａは入出力
線Ｉ１０．Ｉ１０に接続される。いまの場合、Ｉｌｏは
ＶＤＤを保ち、ＩｌｏはＶＤＤからＶＳＳに下がって、
出力端子Ｄ　ｏｕｔはＨｌｚがら論理“１”を出力する
。

以上のようにしてこの実施例によれば、ビット線にラッ
チ型メモリセルを設けて、読出したデータをここに一時
蓄えることにより、ＲＡＳアクティブ期間にもビット線
プリチャージを行うことができる。

第５図は、書込みサイクルの動作を説明するための信号
波形である。書込みサイクルでは、ＣＡＳがＲＡＳに先
行して“１゛から“０″になり、同時に書込みトリガ信
号ＷＥも“０”になる。

これにより、ｄＲＡＭチップには先ず、カラム・アドレ
スが取込まれる。例えば、ｉ番目のカラムが選択された
とすると、カラム選択線Ｃ３ＬＩはこの時点では立上が
らないが、そのカラム・アドレスはカラム選択線を選ぶ
ためのカラムφデコーダ内にラッチされる。第６図はそ
のカラム・デコーダの要部であり、ＣＡＳがＲＡＳに先
行して０′１こなると、カラム拳アドレスはｄＲＡＭチ
ッフ内に取込まれ、カラム・アドレス・バッファからＡ
ｅｌが出力されてこれが、カラム・デコーダ１００にラ
ッチされる。また書込み系回路が作動し、例えば入力デ
ータが“０″であればデータイン・バッファが動作して
入出力線Ｉ１０．Ｉ１０のセンスアップが活性化される
。いまの場合、ＩｌｏはＶＤＤからＶＳＳに下がり、Ｉ
ｌｏはＶＤＤを保つ。

この後ＲＡＳが“１”から“０”になると、イコライズ
信号ＥＱＬ１〜ＥＱＬ３がＶＤＤがらＶｓｓに下がり、
ビット線ＢＬｉ、ＢＬｉおよびラッチ型メモリセルのノ
ードＡｌｌλ］−はフローティングになる。入力された
ロウ・アドレスにより、ワード線ＭＷ、とダミーワード
線Ｄｗ２のレベルがＶＳＳから（３／２）ＶＤＤにまで
上がると同時に、既にカラム・デコーダにラッチされて
いたカラム・アドレスによりカラム選択線Ｃ５ＬｉがＶ
ＳＳからＶＤＤまで上がり、クロックφＴもＶＳＳから
ＶＤＤまで上がる。これにより、第、第２トランスファ
ゲート３０．４０はオンし、ビット線ＢＬＩ　、ＢＬｆ
はそれぞれ人出力線Ｉ１０．Ｉ１０に接続される。

次にｎチャネル側センスアップ活性化信号φ８Ｅとメモ
リセル・ラッチ信号φＣＥが同時に（１／２）ＶＤＤか
らＶＳＳに下がり、ｐチャネル側センスアップ活性化信
号φＳεとメモリセル・ラッチ信号φＣＥが同時に（１
／２）ＶＤＤからＶＤＤに上がり、選択メモリセルへの
データ書込みと非選択メモリセルの再書込みが始まる。

即ち、選択されたｄＲＡＭセルＭＣＩＭＣ−ドＮ１とダ
ミーセルＤＣ２のノードＮ２はそれぞれビット線ＢＬｉ
　、ＢＬｉに接続されているため、ノードＮ１はＶＤＤ
からＶＳＳに下がって論理“０゛が書込まれ、ノードＮ
３は（１／２）ＶＤＤからＶＤＤに上がる。非選択メモ
リセルの再書込みが十分に行われた後、ワード線ＭＷＩ
とダミーワード線ＤＷ２は（３／２）ＶＤＤからＶＳＳ
に下がり、非選択状態になる。、はぼ同時にクロックφ
ＴもＶＤＤからＶＳＳに下がり、ビット線からラッチ型
メモリセルが切離されると、ビット線イコライズ信号Ｅ
ＱＬＩがＶＳＳからＶＤＤに上がり、ビット線プリチャ
ージが始まる。同時にイコライズ信号ＥＱＬ２がＶＳＳ
からＶＤＤに上がり、ダミーセルに（１／２）ＶＤＤの
初期設定レベルが書込まれる。

書込みトリガ信号ＷＥが論理“０”から“１”に戻るこ
とで書込み系回路の動作は止まり、読出し系回路の動作
が開始して、データアウト・バッファからｉ番目のラッ
チ型メモリセル２０のデータが出力される。いまの場合
、論理“０”を書いたので、′０が出力される。

次に、ＣＡＳが論理“０″から“１″になると、データ
アウト・バッファおよび入出力線はリセットされるが、
ラッチ型メモリセルはリセットされない。

最後に、ＲＡＳが論理“０”から“１″に戻ると、イコ
ライズ信号ＥＱＬ３がＶＳＳからＶＤＤに上がり、ラッ
チ型メモリセルがリセットされる。

第７図（ａ）にワード線駆動回路を、（ｂ）にそのタイ
ミング図を示す。ＲＡＳが“１”から“０＃に落ちて期
間τ１の後に、ワード線ＷＬが立上り、τ２の期間だけ
ＷＬは論理“１”を保ち、自動的に立ち下がる。

以上説明したようにこの実施例では、各ビット線にラッ
チ型メモリセルを設けた構成を利用し、読出しサイクル
ではＲＡＳをＣＡＳに先行させて、ＲＡＳによりメモリ
セル・データをビット線ＢＬ。

ＢＬに読出してラッチ型メモリセルにラッチし、ＲＡＳ
アクティブ期間にビット線プリチャージを行うことがで
きる。読出しはＣＡＳによりカラム選択線Ｃ５Ｌを選ん
でセンス・データを外部に出力して行う。書込みサイク
ルでは、ＣＡＳをＲＡＳに先行させて書込み回路系を作
動させて入出力線Ｉ１０．Ｉ１０にデータを取込んでお
き、ＲＡＳでビット線センスアップを動作させてメモリ
セルへの書込みおよび非選択セルのりストアを行う。こ
の後は読出しサイクルと同様、ＲＡＳアクティブ期間中
にビット線プリチャージが可能である。また、ＣＡＳが
ＲＡＳに先行するので、カラム選択線ＣＳＬが立ち上が
ってからワード線がオフするまでに十分な余裕がとれ、
読出しサイクル同様、書込みサイクルもＲＡＳでそのサ
イクルタイムが実質的に決り、ＣＡＳのタイミングによ
りｄＲＡＭのサイクルタイムが変動するのを防止するこ
とができ、システムを構成した時に有利である。

書込みトリが信号ＷＥが論理″０″から１″に戻り、Ｒ
ＡＳが論理″０”の状態でＣＡＳを１−グルさせてカラ
ム・アドレスを入力すると、ラッチ型メモリセルのデー
タをランダムに読み出すことができる。またカラム・ア
ドレスを入力させず、ＣＡＳのトグルだけでシリアルに
データを読み出すことも可能である。

本発明は上記実施例に限られるものではない。

例えば上記実施例の第２のトランスファゲート４０の部
分に、第８図に示すようにｎチャネルＭＯ３）−ランジ
スタＱ２５１Ｑ２６を付加し、これらのＭＯＳトランジ
スタＱ２５１Ｑ２６のゲートを、読出しサイクル、書込
みサイクル共にワード線選択とほぼ同時に立上がるクロ
ックφ〜Ｖで駆動するようにしてもよい。このようにす
れば、ＣＡＳがＲＡＳに先行してＯ＃になる書込みサイ
クルでカラム会アドレスがｄＲＡＭチップに取込まれる
と直ぐに、選択されたカラム選択線Ｃ３ＬをＶＳＳから
ＶＤＤまたは（３／２）ＶＤＤになるようにすることが
できる。

また実施例では、ビット線にラッチ型メモリセルが設け
られる構成を用い、書込みサイクルと読出しサイクルと
でアドレス入力順序を逆にすることにより、サイクルは
時間の短縮を図っている。

この様なラッチ型メモリセルを持たない従来の一般的な
ｄＲＡＭ構成の場合に、ロウ・アドレスとカラム・アド
レスの入力順序を、書込みサイクルと読出しサイクルと
で異ならせてもよい。

その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することが可能である。

［発明の効果コ以上述べたように本発明によれば、読出しサイクルと書
込みサイクルとでロウ・アドレスとカラム・アドレスの
入力順序を異ならせることによって、ｄＲＡＭのサイク
ル時間の大幅な短縮が図られ、この方法をｄＲＡＭを主
記憶装置とするコンピュータに適用すれば、高速のマシ
ン・サイクルを実現することができる。

【図面の簡単な説明】第１図は本発明の一実施例のｄＲＡＭの要部構成を示す
ブロック図、第２図はその具体的回路構成を示す図、第
３図はそのｄＲＡＭチップの制御回路構成を示す図、第
４図は一実施例の読出しサイクル動作を説明するための
信号波形図、第５図は同じく書込みサイクル動作を説明
するための信号波形図、第６図はカラム選択線デコーダ
の構成を示す図、第７図（ａ）（ｂ）はワード線の駆動
例を示す図、第８図は他の実施例での第２のトランスフ
ァゲート部分の構成を示す図である。ＭＣ（ＭＣＩ　、ＭＣ２、・・・）・・・ｄＲＡＭセル
、ＤＣＩ　、ＤＣ２・・・ダミーセル、ＢＬ、百１−（
ＢＬＩ、ＢＬＩＳＢＬ２．ＢＬ２・・・）・・・ビット
線、ＭＷ　（ＭＷｌ　、ＭＷ２　、　　・・・）・・・
ワード線、ＤＷＩ　、ＤＷ２・・・ダミーワード線、Ｉ
　１０゜Ｉｌｏ・・・入出力線、１０・・・センスアッ
プ、２０・・・ラッチ型メモリセル、３０・・・第１の
トランスファゲート、４０・・・第２のトランスファゲ
ート、５０・・・プリチャージ回路、６０・・・ｄＲＡ
Ｍチップ、７０・・・アドレスデータ・セレクタ、８ｏ
・・・ＣＰＵ、９０・・・ゲート回路、１００・・・カ
ラム・デコーダ。出願人代理人　　弁理士　鈴江武彦第６図（θ）（ｂ）第７図

Claims

【特許請求の範囲】

（１）半導体基板にランダムアクセス可能なメモリセル
が集積形成され、各メモリセルとデータのやりとりを行
う複数本のビット線および、メモリセルの選択を行うビ
ット線と交差する複数本のワード線を備え、ビット線選
択のためのカラム・アドレスとワード線選択のためのロ
ウ・アドレスとが同一ピンから入力されるアドレス・マ
ルチプレクス方式の半導体記憶装置において、読出しサ
イクルと書込みサイクルとでカラム・アドレスとロウ・
アドレスの入力順序を異ならせることを特徴とする半導
体記憶装置のアクセス方法。
（２）ビット線には、トランスファゲートを介してラッ
チ型メモリセルに接続され、読出しサイクルには、ロウ
・アドレス・ストローブ（＠ＲＡＳ＠）がカラム・アド
レス・ストローブ（＠ＣＡＳ＠）に先行して“１”から
“０”になり、ロウ・アドレスがカラム・アドレスに先
行してチップ内に取り込まれ、書込みサイクルには、カ
ラム・アドレス・ストローブ（＠ＣＡＳ＠）がロウ・ア
ドレス・ストローブ（＠ＲＡＳ＠）に先行して“１”か
ら“０”になり、カラム・アドレスがロウ・アドレスに
先行してチップ内に取り込まれる特許請求の範囲第１項
記載の半導体記憶装置のアクセス方法。
（３）読出しサイクルにおいて、＠ＲＡＳ＠が“１”か
ら“０”になると、ロウ・アドレスによるワード線選択
、メモリセルのデータ読出し、ビット線に読み出された
データのラッチ型メモリセルへの転送、トランスファゲ
ートをオフとしてメモリセルへの再書込み、選択ワード
線のリセット、そしてビット線プリチャージの一連の動
作が自動的に行われ、＠ＣＡＳ＠が“１”から“０”に
なると、カラム・アドレスによるカラム選択線が選択さ
れ、゛ビット線のプリチャージが行われているか否かに
無関係にラッチ型メモリセルに記憶されているデータが
入出力線に読み出される特許請求の範囲第２項記載の半
導体記憶装置のアクセス方法。
（４）書込みサイクルにおいて、＠ＣＡＳ＠と書込みト
リガ（＠ＷＥ＠）が“１”から“０”になるとカラム・
アドレスをチップ内へ取込み、＠ＲＡＳ＠が“１”から
“０”になると、ロウ・アドレスによりワード線の選択
と同時にカラム選択線が選択され、入出力線はラッチ型
メモリセルのノードを介してビット線に接続され、セン
スアップの活性化による選択メモリセルでの書込みと他
の非選択メモリセルでの再書込みが行われ、その後ビッ
ト線がメモリセルおよびラッチ型メモリセルと切離され
て自動的にプリチャージが行われる特許請求の範囲第２
項記載の半導体記憶装置のアクセス方法。
（５）半導体基板にランダムアクセス可能なメモリセル
が集積形成され、各メモリセルとデータのやりとりを行
う複数本のビット線および、メモリセルの選択を行うビ
ット線と交差する複数本のワード線を備え、カラム・ア
ドレスとロウ・アドレスとが同一ピンから入力されるア
ドレス・マルチプレクス方式のｄＲＡＭチップと、ＣＰ
Ｕから出力されるロウおよびカラムのアドレス・データ
を上位アドレスと下位アドレスとに分けて時分割的に出
力するためのアドレスデータ・セレクタと、このアドレ
スデータ・セレクタに対して外部からの制御信号に応じ
て上位アドレスと下位アドレスのいずれを先に出力する
かを指示するゲート回路とを備えたことを特徴とするｄ
ＲＡＭシステム。
（６）前記ｄＲＡＭの各ビット線には、トランスファゲ
ートを介してラッチ型メモリセルが接続され、前記上位
アドレスはワード線選択を行うロウ・アドレス、下位ア
ドレスはビット線選択を行うカラム・アドレスであり、
前記制御信号は書込みトリガ信号であって、書込みトリ
ガ信号が“１”の読出しサイクルには、前記アドレスデ
ータ・セレクタからロウ・アドレス、カラム・アドレス
の順に出力され、書込みトリガ信号が“０”の書込みサ
イクルには、前記アドレスデータ・セレクタからカラム
・アドレス、ロウ・アドレスの順に出力される特許請求
の範囲第５項記載のｄＲＡＭシステム。