JP4855748B2

JP4855748B2 - 遅延回路及び遅延回路を使用した電源システム装置

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Publication number: JP4855748B2
Application number: JP2005282303A
Authority: JP
Inventors: 清一芝崎
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-09-28
Filing date: 2005-09-28
Publication date: 2012-01-18
Anticipated expiration: 2025-09-28
Also published as: JP2007096661A

Description

本発明は、遅延回路、遅延回路におけるコンデンサの充放電方法及び遅延回路を使用した電源システム装置に関し、特にアナログ遅延回路に関する。

従来、携帯電話等では、ＣＰＵや液晶ドライバ等の複数の半導体チップにおける電源仕様がそれぞれ異なっており、これらの半導体チップに電源を供給するために、リチウムイオン電池等のバッテリを入力電源とするレギュレータやＤＣ‐ＤＣコンバータ等の複数の電源回路からなる電源システム装置を備えていた。また、前記各半導体チップへの電源供給は同時に開始されるのではなく、電源供給開始時には、最適な順序に従って前記各半導体チップに順次電源が供給される必要があった。このようにする理由は、各半導体チップへ同時に電源供給を行うことによって、バッテリが駆動することができない大電流が瞬間的に流れてシステムが誤動作をする可能性があるためである。このような誤動作を防止するためにも、各半導体チップへの電源供給は、所定の順序で時間間隔を空けて順次開始する必要があり、該時間間隔を形成するために遅延回路が必要であった。

また、ＤＣ‐ＤＣコンバータにおいては、出力コンデンサへの充電によって瞬間的に大電流が流れることから、このような大電流の発生を防止するために、ＤＣ‐ＤＣコンバータを起動させる際、出力コンデンサをレギュレータで充電した後、ＤＣ‐ＤＣコンバータを起動させていた。このような時間間隔を生成するために遅延回路が使用されている。
遅延回路には、デジタル遅延回路とアナログ遅延回路があり、デジタル遅延回路は、基準クロックとカウンタで構成され、基準クロックのパルス数をカウンタに設定された値だけカウントした後、入力信号を出力して伝搬させるものである。これに対して、アナログ遅延回路は、例えばコンデンサに電荷を充放電するために要する時間を利用して、入力信号を遅延させ出力して伝搬させるものである（例えば、特許文献１参照。）。

図５は、従来のアナログ遅延回路の例を示した回路図であり、図６は、図５の各部の波形例を示したタイミングチャートである。図６を参照しながら図５の回路の動作について説明する。なお、図６のＨｉＺは、ハイインピーダンス状態であることを示している。
図５において、入力信号Ｓｉｎがローレベルからハイレベルになると、インバータ１０１によってＰＭＯＳトランジスタＭ１０１がオンすると共にＮＭＯＳトランジスタＭ１０２がオフし、電源電圧ＶＣＣからＰＭＯＳトランジスタＭ１０１及び抵抗Ｒ１０１を介してコンデンサＣ１０１に電流が流れ、コンデンサＣ１０１は充電される。該充電時間は、抵抗Ｒ１０１とコンデンサＣ１０１との時定数で決まる。バッファ１０２の入力端の電圧は上昇し、該電圧がバッファ１０２のしきい値電圧を超えるとバッファ１０２の出力端から出力される信号はハイレベルに立ち上がる。このため、遅延回路１００は、入力信号Ｓｉｎがローレベルからハイレベルに立ち上がってから、抵抗Ｒ１０１とコンデンサＣ１０１との時定数で決まる時間だけ遅延して出力信号をローレベルからハイレベルに立ち上げる。

次に、入力信号Ｓｉｎがハイレベルからローレベルになると、インバータ１０１によってＰＭＯＳトランジスタＭ１０１がオフすると共にＮＭＯＳトランジスタＭ１０２がオンし、コンデンサＣ１０１に充電された電荷は、抵抗Ｒ１０２及びＮＭＯＳトランジスタＭ１０２を介して接地電圧に放電される。該放電時間は、抵抗Ｒ１０２とコンデンサＣ１０１との時定数で決まる。バッファ１０２の入力端の電圧は低下し、該電圧がバッファ１０２のしきい値電圧よりも低下するとバッファ１０２の出力端から出力される信号はローレベルに立ち下がる。このため、遅延回路１００は、入力信号Ｓｉｎがハイレベルからローレベルに立ち下がってから、抵抗Ｒ１０２とコンデンサＣ１０１との時定数で決まる時間だけ遅延して出力信号をハイレベルからローレベルに立ち下げる。
特許第３６２９１４６号公報

一方、図５で示したような遅延回路をＬＳＩに搭載する場合、コストの低減を図るために、いかにチップサイズを小さくするかが課題であり、コンデンサＣ１０１の容量を小さくする必要があった。また、コンデンサＣ１０１に対して充放電する電荷量ＱはＱ＝Ｃ×Ｖの関係である。このことから、コンデンサＣ１０１の容量Ｃを大きくすることは、消費電流が大きくなる。一方、特に携帯機器の場合では、バッテリの消費を抑えて使用できる時間をいかに長くすることが命題である。このようなことから、図５の遅延回路１００において、抵抗Ｒ１０１及びＲ１０２の抵抗値を大きくしてコンデンサＣ１０１の容量を小さくする必要があった。

しかし、ＬＳＩ内部で生成することができる容量は高々１００ｐＦオーダーであり、例えば遅延回路１００で必要とされる遅延時間が数１００ｍｓｅｃである場合、抵抗Ｒ１０１及びＲ１０２の各抵抗値は１ＧΩ程度になってしまい、バッファ１０２の入力端のインピーダンスが非常に大きくなり、クロストーク等の影響を受けやすくなるという問題があった。
また、出荷テストでは、該テストに要するコストを削減するために、テスト時間を短くしたいという要求から、所定のテストモードを設定して、コンデンサＣ１０１の容量を例えば１／１０の１０ｐＦにする場合があった。このようにすると、バッファ１０２の入力端のインピーダンスが更に大きくなるという問題があった。
これらのことから、コンデンサＣ１０１をＬＳＩに外付けする方法が考えられるが、この場合、コンデンサＣ１０１を接続するＬＳＩの端子に隣接する接続端子の信号変化の影響を受けやすくなる等の問題があった。

本発明は、上記のような問題を解決するためになされたものであり、コンデンサの充放電を行わない期間は、コンデンサの充放電を行うときよりもコンデンサの端子のインピーダンスを低下させることによって、ノイズの影響を受け難くすることができる遅延回路、遅延回路におけるコンデンサの充放電方法及び遅延回路を使用した電源システム装置を得ることを目的とする。

この発明に係る遅延回路は、２値化された入力信号を所定の時間遅延させて出力する遅延回路において、
前記入力信号の信号レベルに応じてそれぞれ所定の時定数でコンデンサの充放電を行い、該コンデンサの端子電圧を２値化して出力し、該充放電時間に応じた遅延時間だけ前記入力信号を遅延させて出力する遅延部と、
該遅延部のコンデンサへの充放電が停止する期間、該コンデンサの充放電を行うときよりも該コンデンサの端子のインピーダンスを低下させるインピーダンス制御部と、
を備え、
前記遅延部は、前記コンデンサに対する充電時間及び放電時間が個別に設定可能であるものである。

具体的には、前記インピーダンス制御部は、前記入力信号の信号レベルが変化してから前記所定の遅延時間後に、前記コンデンサの端子のインピーダンスを低下させるようにした。

また、前記インピーダンス制御部は、前記遅延部の入力信号と出力信号の信号レベルの検出をそれぞれ行い、該入力信号と該出力信号との信号レベルが異なる期間は、前記コンデンサの端子のインピーダンスを低下させる動作を停止するようにした。

具体的には、前記遅延部は、
前記入力信号の信号レベルに応じて前記コンデンサの充放電を行う、前記コンデンサに対する充電時間及び放電時間が個別に設定可能な充放電制御回路と、
前記コンデンサの端子電圧を２値化して出力する２値化回路と、
を備え、
前記インピーダンス制御部は、前記遅延部のコンデンサへの充放電が停止する期間、該コンデンサと前記２値化回路の入力端との接続部のインピーダンスを低下させるようにした。

また、前記インピーダンス制御部は、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれローレベルである期間は、前記コンデンサと前記２値化回路の入力端との接続部を所定の正側電源電圧に接続してインピーダンスを低下させる第１スイッチ回路と、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれハイレベルである期間は、前記コンデンサと前記２値化回路の入力端との接続部を所定の負側電源電圧に接続してインピーダンスを低下させる第２スイッチ回路と、
を備えるようにした。

また、前記第１スイッチ回路及び第２スイッチ回路は、前記遅延部の入力信号と出力信号の各信号レベルが異なる期間は、前記コンデンサと前記２値化回路の入力端との接続部の対応する各電源電圧への接続をそれぞれ遮断して、インピーダンスを低下させる動作をそれぞれ停止するようにした。

また、この発明に係る電源システム装置は、入力された起動信号に応じて作動し、対応する各負荷にそれぞれ電源供給を行う複数の電源回路と、入力された２値の制御信号を所定の時間遅延させて対応する該各電源回路に前記起動信号として出力するそれぞれの遅延回路とを備えた電源システム装置において、
前記各遅延回路は、
前記入力信号の信号レベルに応じてそれぞれ所定の時定数でコンデンサの充放電を行い、該コンデンサの端子電圧を２値化して出力し、該充放電時間に応じた遅延時間だけ前記入力信号を遅延させて出力する遅延部と、
該遅延部のコンデンサへの充放電が停止する期間、該コンデンサの充放電を行うときよりも該コンデンサの端子のインピーダンスを低下させるインピーダンス制御部と、
をそれぞれ備え、
前記遅延部は、前記コンデンサに対する充電時間及び放電時間が個別に設定可能であるものである。

本発明の遅延回路、遅延回路におけるコンデンサの充放電方法及び遅延回路を使用した電源システム装置によれば、前記コンデンサへの充放電が停止する期間、該コンデンサの充放電を行うときよりも該コンデンサの端子のインピーダンスを低下させるようにしたことから、ノイズの影響を受け難くすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における遅延回路の回路例を示した図である。
図１において、遅延回路１は、入力信号ＳｉｎをＣＲの時定数で決まる遅延時間だけ遅延させて出力する。
遅延回路１は、入力端ＩＮに入力された入力信号Ｓｉｎを前記遅延時間遅延させて出力端ＯＵＴから出力信号Ｓｏとして出力する遅延部２と、遅延部２のインピーダンス制御を行うインピーダンス制御部３とで構成されている。

遅延部２は、インバータ１１、バッファ１２、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、コンデンサＣ１及び抵抗Ｒ１，Ｒ２で構成されている。なお、インバータ１１、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２及び抵抗Ｒ１，Ｒ２は充放電制御回路をなし、バッファ１２は２値化回路をなす。インバータ１１において、入力端は入力端ＩＮに接続され、出力端はＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の各ゲートにそれぞれ接続されている。正側電源電圧である電源電圧ＶＣＣと負側電源電圧である接地電圧との間には、ＰＭＯＳトランジスタＭ１、抵抗Ｒ１，Ｒ２及びＮＭＯＳトランジスタＭ２が直列に接続されており、抵抗Ｒ１とＲ２との接続部にバッファ１２の入力端が接続され、該接続部と接地電圧との間にコンデンサＣ１が接続されている。バッファ１２の出力端は出力端ＯＵＴに接続されている。

インピーダンス制御部３は、ＮＡＮＤ回路１５、ＮＯＲ回路１６、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４で構成されている。なお、ＰＭＯＳトランジスタＭ３及びＮＡＮＤ回路１５は第１スイッチ回路を、ＮＭＯＳトランジスタＭ４及びＮＯＲ回路１６は第２スイッチ回路をそれぞれなす。ＮＡＮＤ回路１５及びＮＯＲ回路１６の各一方の入力端はそれぞれ入力端ＩＮに接続され、ＮＡＮＤ回路１５及びＮＯＲ回路１６の各他方の入力端はそれぞれ出力端ＯＵＴに接続されている。電源電圧ＶＣＣとバッファ１２の入力端との間にはＰＭＯＳトランジスタＭ３が接続され、バッファ１２の入力端と接地電圧との間にはＮＭＯＳトランジスタＭ４が接続されている。ＮＡＮＤ回路１５の出力端はＰＭＯＳトランジスタＭ３のゲートに、ＮＯＲ回路１６の出力端はＮＭＯＳトランジスタＭ４のゲートにそれぞれ接続されている。

このような構成において、図２は、図１の遅延回路１の各部の波形例を示したタイミングチャートであり、図２を参照しながら図１の遅延回路１の動作について説明する。なお、図２のＬｏＺは、低インピーダンス状態であることを示している。
図１において、コンデンサＣ１とバッファ１２の入力端との接続部をノードａとし、ＮＡＮＤ回路１５の出力端とＰＭＯＳトランジスタＭ３のゲートとの接続部をノードｂとし、ＮＯＲ回路１６の出力端とＮＭＯＳトランジスタＭ４のゲートとの接続部をノードｃとする。

まず最初に、遅延部２の遅延動作について説明する。
入力信号Ｓｉｎがローレベルからハイレベルに立ち上がると、インバータ１１によってＰＭＯＳトランジスタＭ１がオンすると共にＮＭＯＳトランジスタＭ２がオフし、電源電圧ＶＣＣからＰＭＯＳトランジスタＭ１及び抵抗Ｒ１を介してコンデンサＣ１に電流が流れ、コンデンサＣ１は充電される。該充電時間は、抵抗Ｒ１とコンデンサＣ１との時定数で決まる。ノードａの電圧は上昇し、該電圧がバッファ１２のしきい値電圧を超えるとバッファ１２の出力端から出力される信号Ｓｏはハイレベルに立ち上がる。このため、遅延回路１は、入力信号Ｓｉｎがローレベルからハイレベルに立ち上がってから、抵抗Ｒ１とコンデンサＣ１との時定数で決まる時間だけ遅延して出力信号Ｓｏをローレベルからハイレベルに立ち上げる。

次に、入力信号Ｓｉｎがハイレベルからローレベルに立ち下がると、インバータ１１によってＰＭＯＳトランジスタＭ１がオフすると共にＮＭＯＳトランジスタＭ２がオンし、コンデンサＣ１に充電された電荷は、抵抗Ｒ２及びＮＭＯＳトランジスタＭ２を介して接地電圧に放電される。該放電時間は、抵抗Ｒ２とコンデンサＣ１との時定数で決まる。ノードａの電圧は低下し、該電圧がバッファ１２のしきい値電圧よりも低下するとバッファ１２の出力端から出力される信号Ｓｏはローレベルに立ち下がる。このため、遅延回路１は、入力信号Ｓｉｎがハイレベルからローレベルに立ち下がってから、抵抗Ｒ２とコンデンサＣ１との時定数で決まる時間だけ遅延して出力信号Ｓｏをハイレベルからローレベルに立ち下げる。

次に、インピーダンス制御部３の動作について説明する。
入力信号Ｓｉｎがローレベルからハイレベルに立ち上がると、ノードａの電圧が上昇してバッファ１２のしきい値電圧を超えるまでの間、出力端ＯＵＴはローレベルであることから、ノードｂはハイレベルであると共にノードｃはローレベルである。このため、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４は共にオフし、ノードａはハイインピーダンスの状態にある。
同様に、入力信号Ｓｉｎがハイレベルからローレベルに立ち下がると、ノードａの電圧が低下してバッファ１２のしきい値電圧以下になるまでの間、出力端ＯＵＴはハイレベルであることから、ノードｂはハイレベルであると共にノードｃはローレベルである。このため、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４は共にオフし、ノードａはハイインピーダンスの状態にある。

これに対して、入力端ＩＮと出力端ＯＵＴが共にローレベルである場合、ＰＭＯＳトランジスタＭ３がオフすると共にＮＭＯＳトランジスタＭ４がオンする。このため、ノードａは低いインピーダンスで接地電圧に接続されており、ノイズに対して影響を受け難くなっている。
入力端ＩＮと出力端ＯＵＴが共にハイレベルである場合は、ＰＭＯＳトランジスタＭ３がオンすると共にＮＭＯＳトランジスタＭ４がオフする。このため、ノードａは低いインピーダンスで電源電圧ＶＣＣに接続されており、ノイズに対して影響を受け難くなっている。
このようなことから、コンデンサＣ１に対して充放電を行わない期間は、ノードａを低インピーダンス状態にすることができ、ノイズの影響を受け難くすることができる。

図３は、図１の遅延回路１を複数の電源回路からなる電源システム装置に使用した場合の例を示した概略のブロック図である。
図３において、電源システム装置２０は、複数の電源回路ＲＥＧ１〜ＲＥＧｎ（ｎは、ｎ＞１の整数）と該電源回路ＲＥＧ１〜ＲＥＧｎに対応して設けられた遅延回路ＤＥＬ１〜ＤＥＬｎを備えている。なお、図３のＶｂａｔは、バッテリ等の直流電源（図示せず）から入力される電源電圧である。遅延回路ＤＥＬ１〜ＤＥＬｎは、それぞれ図１の遅延回路１と同じ回路構成をなしており、コンデンサへの充放電時間が設定されるＣＲの時定数がそれぞれ独自に設定されている。すなわち、図１における抵抗Ｒ１，Ｒ２の各抵抗値及び／又はコンデンサＣ１の容量値がそれぞれ独自に設定されている。

電源回路ＲＥＧ１〜ＲＥＧｎは、所定の起動信号、例えばハイレベルの起動信号が入力されると作動して対応する負荷Ｌ１〜Ｌｎに電源供給を行い、該所定の起動信号が入力されるまで、すなわち起動信号がローレベルである間は、動作を停止し対応する負荷Ｌ１〜Ｌｎへの電源供給を停止する。
ここで、システム作動開始時に、負荷Ｌ１〜Ｌｎに電源供給を開始する順序が決まっており、例えば該負荷Ｌ１〜Ｌｎは携帯電話等に使用されるＣＰＵや液晶ドライバ等の各半導体チップ等をなす。電源システム装置２０は、外部からの起動信号Ｓａがハイレベルに立ち上がると作動開始する。該起動信号Ｓａは遅延回路ＤＥＬ１〜ＤＥＬｎにそれぞれ入力され、遅延回路ＤＥＬ１〜ＤＥＬｎで遅延された後、対応する電源回路ＲＥＧ１〜ＲＥＧｎに順次出力される。電源回路ＲＥＧ１〜ＲＥＧｎは、対応する遅延回路ＤＥＬ１〜ＤＥＬｎからハイレベルの起動信号Ｓａが入力されると作動開始し、対応する負荷Ｌ１〜Ｌｎへの電源供給を開始する。

また、電源システム装置２０は、システム作動停止時に起動信号Ｓａがローレベルに立ち下がると作動停止する。該作動停止時において、負荷Ｌ１〜Ｌｎに電源供給を停止する順序が決まっている。該起動信号Ｓａは遅延回路ＤＥＬ１〜ＤＥＬｎにそれぞれ入力され、遅延回路ＤＥＬ１〜ＤＥＬｎで遅延された後、対応する電源回路ＲＥＧ１〜ＲＥＧｎに順次出力される。電源回路ＲＥＧ１〜ＲＥＧｎは、対応する遅延回路ＤＥＬ１〜ＤＥＬｎからローレベルの起動信号Ｓａが入力されると作動停止し、対応する負荷Ｌ１〜Ｌｎへの電源供給を停止する。

次に、図１では、抵抗Ｒ１及びＲ２の抵抗値を異なる値にすることによって、コンデンサＣ１の充電時間と放電時間が異なるようにすることができたが、コンデンサＣ１の充電時間と放電時間を同じにする場合は、図１の遅延回路１を図４のようにしてもよい。なお、図４では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図４における図１との相違点は、インバータ１１、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２及び抵抗Ｒ１，Ｒ２をバッファ３１及び抵抗Ｒ３１に置き換えたことにある。これに伴って、図１の遅延部２を遅延部２ａに、図１の遅延回路１を遅延回路１ａにした。

図４において、遅延回路１ａは、入力端ＩＮに入力された入力信号Ｓｉｎを所定の遅延時間遅延させて出力端ＯＵＴから出力信号Ｓｏとして出力する遅延部２ａと、インピーダンス制御部３とで構成されている。
遅延部２ａは、バッファ１２，３１、コンデンサＣ１及び抵抗Ｒ３１で構成されている。バッファ３１において、入力端は入力端ＩＮに接続され、出力端は抵抗Ｒ３１を介してバッファ１２の入力端に接続されている。バッファ１２の入力端と接地電圧との間にコンデンサＣ１が接続され、抵抗Ｒ３１、バッファ１２の入力端及びコンデンサＣ１との接続部をノードａとする。

図４の場合、入力信号Ｓｉｎがハイレベルのとき、バッファ３１の出力端から抵抗Ｒ３１を介してコンデンサＣ１へ電流が流れ、コンデンサＣ１は充電される。また、入力信号Ｓｉｎがローレベルのとき、コンデンサＣ１に蓄積された電荷は、抵抗Ｒ３１を介してバッファ３１の出力端へ流れてコンデンサＣ１は放電される。このように、コンデンサＣ１への充放電電流は抵抗Ｒ３１を流れることから、コンデンサＣ１の充放電に要する時間は同じになる。なお、インピーダンス制御部３の動作は図１と同じであるので、ここではその説明を省略する。
このように、本第１の実施の形態における遅延回路は、コンデンサＣ１に対して充放電を行わない期間は、インピーダンス制御部３によって、ノードａを低インピーダンス状態にすることができ、ノイズの影響を受け難くすることができる。

本発明の第１の実施の形態における遅延回路の回路例を示した図である。図１の遅延回路１の各部の波形例を示したタイミングチャートである。図１の遅延回路１を複数の電源回路からなる電源システム装置に使用した場合の例を示した概略のブロック図である。本発明の第１の実施の形態における遅延回路の他の回路例を示した図である。従来のアナログ遅延回路の例を示した回路図である。図５の遅延回路の各部の波形例を示したタイミングチャートである。

符号の説明

１，１ａ，ＤＥＬ１〜ＤＥＬｎ遅延回路
２，２ａ遅延部
３インピーダンス制御部
１１インバータ
１２，３１バッファ
１５ＮＡＮＤ回路
１６ＮＯＲ回路
２０電源システム装置
Ｍ１，Ｍ３ＰＭＯＳトランジスタ
Ｍ２，Ｍ４ＮＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３１抵抗
Ｃ１コンデンサ
ＲＥＧ１〜ＲＥＧｎ電源回路
Ｌ１〜Ｌｎ負荷

Claims

２値化された入力信号を所定の時間遅延させて出力する遅延回路において、
前記入力信号の信号レベルに応じてそれぞれ所定の時定数でコンデンサの充放電を行い、該コンデンサの端子電圧を２値化して出力し、該充放電時間に応じた遅延時間だけ前記入力信号を遅延させて出力する遅延部と、
該遅延部のコンデンサへの充放電が停止する期間、該コンデンサの充放電を行うときよりも該コンデンサの端子のインピーダンスを低下させるインピーダンス制御部と、
を備え、
前記遅延部は、前記コンデンサに対する充電時間及び放電時間が個別に設定可能であることを特徴とする遅延回路。
前記インピーダンス制御部は、前記入力信号の信号レベルが変化してから前記所定の遅延時間後に、前記コンデンサの端子のインピーダンスを低下させることを特徴とする請求項１記載の遅延回路。
前記インピーダンス制御部は、前記遅延部の入力信号と出力信号の信号レベルの検出をそれぞれ行い、該入力信号と該出力信号との信号レベルが異なる期間は、前記コンデンサの端子のインピーダンスを低下させる動作を停止することを特徴とする請求項２記載の遅延回路。
前記遅延部は、
前記入力信号の信号レベルに応じて前記コンデンサの充放電を行う、前記コンデンサに対する充電時間及び放電時間が個別に設定可能な充放電制御回路と、
前記コンデンサの端子電圧を２値化して出力する２値化回路と、
を備え、
前記インピーダンス制御部は、前記遅延部のコンデンサへの充放電が停止する期間、該コンデンサと前記２値化回路の入力端との接続部のインピーダンスを低下させること特徴とする請求項１、２又は３記載の遅延回路。
前記インピーダンス制御部は、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれローレベルである期間は、前記コンデンサと前記２値化回路の入力端との接続部を所定の正側電源電圧に接続してインピーダンスを低下させる第１スイッチ回路と、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれハイレベルである期間は、前記コンデンサと前記２値化回路の入力端との接続部を所定の負側電源電圧に接続してインピーダンスを低下させる第２スイッチ回路と、
を備えることを特徴とする請求項４記載の遅延回路。
前記第１スイッチ回路及び第２スイッチ回路は、前記遅延部の入力信号と出力信号の各信号レベルが異なる期間は、前記コンデンサと前記２値化回路の入力端との接続部の対応する各電源電圧への接続をそれぞれ遮断して、インピーダンスを低下させる動作をそれぞれ停止することを特徴とする請求項５記載の遅延回路。
入力された起動信号に応じて作動し、対応する各負荷にそれぞれ電源供給を行う複数の電源回路と、入力された２値の制御信号を所定の時間遅延させて対応する該各電源回路に前記起動信号として出力するそれぞれの遅延回路とを備えた電源システム装置において、
前記各遅延回路は、
前記入力信号の信号レベルに応じてそれぞれ所定の時定数でコンデンサの充放電を行い、該コンデンサの端子電圧を２値化して出力し、該充放電時間に応じた遅延時間だけ前記入力信号を遅延させて出力する遅延部と、
該遅延部のコンデンサへの充放電が停止する期間、該コンデンサの充放電を行うときよりも該コンデンサの端子のインピーダンスを低下させるインピーダンス制御部と、
をそれぞれ備え、
前記遅延部は、前記コンデンサに対する充電時間及び放電時間が個別に設定可能であることを特徴とする電源システム装置。
前記インピーダンス制御部は、前記入力信号の信号レベルが変化してから前記所定の遅延時間後に、前記コンデンサの端子のインピーダンスを低下させることを特徴とする請求項７記載の電源システム装置。
前記インピーダンス制御部は、前記遅延部の入力信号と出力信号の信号レベルの検出をそれぞれ行い、該入力信号と該出力信号との信号レベルが異なる期間は、前記コンデンサの端子のインピーダンスを低下させる動作を停止することを特徴とする請求項８記載の電源システム装置。
前記遅延部は、
前記入力信号の信号レベルに応じて前記コンデンサの充放電を行う、前記コンデンサに対する充電時間及び放電時間が個別に設定可能な充放電制御回路と、
前記コンデンサの端子電圧を２値化して出力する２値化回路と、
を備え、
前記インピーダンス制御部は、前記遅延部のコンデンサへの充放電が停止する期間、該コンデンサと前記２値化回路の入力端との接続部のインピーダンスを低下させること特徴とする請求項７、８又は９記載の電源システム装置。
前記インピーダンス制御部は、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれローレベルである期間は、前記コンデンサと前記２値化回路の入力端との接続部を所定の正側電源電圧に接続してインピーダンスを低下させる第１スイッチ回路と、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれハイレベルである期間は、前記コンデンサと前記２値化回路の入力端との接続部を所定の負側電源電圧に接続してインピーダンスを低下させる第２スイッチ回路と、
を備えることを特徴とする請求項１０記載の電源システム装置。
前記第１スイッチ回路及び第２スイッチ回路は、前記遅延部の入力信号と出力信号の各信号レベルが異なる期間は、前記コンデンサと前記２値化回路の入力端との接続部の対応する各電源電圧への接続をそれぞれ遮断して、インピーダンスを低下させる動作をそれぞれ停止することを特徴とする請求項１１記載の電源システム装置。