JP2000031750A - 利得補償回路及びこれを使用したｃｍｏｓイメ―ジャ - Google Patents
利得補償回路及びこれを使用したｃｍｏｓイメ―ジャInfo
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
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- Amplifiers (AREA)
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- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 現存の回路よりも向上した線形特性をもつ出
力バッファ回路を提供する。 【解決手段】 ＣＭＯＳイメージャを多数の行と列で配
置し、利得補償回路をそれぞれの列に設ける。利得補償
回路は、ＰＭＯＳトランジスタ１１、１２を含み、第一
の極性の多数キャリアーを使用して第一の電圧利得を生
じる第一のソースホロワ回路と、ＮＭＯＳトランジスタ
１７，１８を含み、第一の極性とは反対の第二の極性の
多数キャリアーを使用して入力電圧に対して第一の電圧
利得変分とは反対の電圧利得を生じる第二のソースホロ
ワ回路とを含む。第二のソースホロワ回路の入力は第二
のソースホロワ回路の出力と電子的に結合し、その結
果、第一と第二のソースホロワ回路の間に利得補償が生
じる。列選択信号により、利得補償回路を稼動するよう
に選択回路を形成する。
力バッファ回路を提供する。 【解決手段】 ＣＭＯＳイメージャを多数の行と列で配
置し、利得補償回路をそれぞれの列に設ける。利得補償
回路は、ＰＭＯＳトランジスタ１１、１２を含み、第一
の極性の多数キャリアーを使用して第一の電圧利得を生
じる第一のソースホロワ回路と、ＮＭＯＳトランジスタ
１７，１８を含み、第一の極性とは反対の第二の極性の
多数キャリアーを使用して入力電圧に対して第一の電圧
利得変分とは反対の電圧利得を生じる第二のソースホロ
ワ回路とを含む。第二のソースホロワ回路の入力は第二
のソースホロワ回路の出力と電子的に結合し、その結
果、第一と第二のソースホロワ回路の間に利得補償が生
じる。列選択信号により、利得補償回路を稼動するよう
に選択回路を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、増幅器に関し、特
にＣＭＯＳベースの固体イメージセンサに手軽に利用で
きる線形利得増幅器に関する。
にＣＭＯＳベースの固体イメージセンサに手軽に利用で
きる線形利得増幅器に関する。
【０００２】
【従来の技術】電子像システム、電子印刷、精密計測シ
ステム、データ獲得システム、自動制御システム等にお
いては、高い解像力の信号又はデータ処理を必要とす
る。ソースホロワを使用する回路は、これらのシステム
内のＩＣ設計で幅広く使われている。これは、これらの
回路が比較的小さいためである。これに加え、これらの
回路は、低い出力抵抗と高い周波数応答を持つ。標準の
ＣＭＯＳ処理から作られた固体センサの形態の電子イメ
ージャはアナログとデジタル両方の回路を使用できる。
このアナログ及びデジタル回路は、センサアレイ内で統
合され同じシリコンチップ上にある。
ステム、データ獲得システム、自動制御システム等にお
いては、高い解像力の信号又はデータ処理を必要とす
る。ソースホロワを使用する回路は、これらのシステム
内のＩＣ設計で幅広く使われている。これは、これらの
回路が比較的小さいためである。これに加え、これらの
回路は、低い出力抵抗と高い周波数応答を持つ。標準の
ＣＭＯＳ処理から作られた固体センサの形態の電子イメ
ージャはアナログとデジタル両方の回路を使用できる。
このアナログ及びデジタル回路は、センサアレイ内で統
合され同じシリコンチップ上にある。
【０００３】
【発明が解決しようとする課題】処理変分（全ての処理
に内在し、排除できない）が、行と列のアレイに配置し
た固体イメージャに問題を及ぼす。これは、処理変分の
ため、列の間にずれが生じるからである。これらのずれ
は、この技術分野では「列固定パターンノイズ」と引用
される現象を生じる。「列固定パターンノイズ」は、ア
ナログデジタル変換を行う前に取り除く必要がある。列
に配置したアレイでは、個々の出力バッファ（ソースホ
ロワ）がそれぞれの列に必要とされる。ＰＭＯＳ及びＮ
ＭＯＳソースホロワの両方が、入力信号レベルによって
変化する電圧利得を持つ。バッファ電圧利得変分は、高
解像力（８ビット以上）のシステムを、これらの出力バ
ッファの出力線形を大きく向上させる技術以外では、事
実上不可能にする。
に内在し、排除できない）が、行と列のアレイに配置し
た固体イメージャに問題を及ぼす。これは、処理変分の
ため、列の間にずれが生じるからである。これらのずれ
は、この技術分野では「列固定パターンノイズ」と引用
される現象を生じる。「列固定パターンノイズ」は、ア
ナログデジタル変換を行う前に取り除く必要がある。列
に配置したアレイでは、個々の出力バッファ（ソースホ
ロワ）がそれぞれの列に必要とされる。ＰＭＯＳ及びＮ
ＭＯＳソースホロワの両方が、入力信号レベルによって
変化する電圧利得を持つ。バッファ電圧利得変分は、高
解像力（８ビット以上）のシステムを、これらの出力バ
ッファの出力線形を大きく向上させる技術以外では、事
実上不可能にする。
【０００４】上述の記載により、この技術分野では、従
来技術よりも向上した線形特性を持つ出力バッファ回路
の必要があることは明らかである。
来技術よりも向上した線形特性を持つ出力バッファ回路
の必要があることは明らかである。
【０００５】
【課題を解決するための手段】ＣＭＯＳイメージャを多
数の行と列で配置しそれぞれの列に利得補償回路を設け
る。利得補償回路は、第一の極性の多数キャリアーを使
用し第一の電圧利得を入力電圧の関数として生じる第一
のソースホロワ回路と、第一の極性とは反対の第二の極
性の多数キャリアーを使用し、入力電圧に対して第一の
電圧利得変分とは本質的に反対の電圧利得を生じる第二
のソースホロワ回路を有する。第二のソースホロワ回路
の入力は、電子的に第二のソースホロワ回路の出力に結
合され、その結果、第一と第二のソースホロワ回路の間
に利得補償を生じる。列選択信号の活動化によって利得
補償回路を稼動するように選択回路を形成する。
数の行と列で配置しそれぞれの列に利得補償回路を設け
る。利得補償回路は、第一の極性の多数キャリアーを使
用し第一の電圧利得を入力電圧の関数として生じる第一
のソースホロワ回路と、第一の極性とは反対の第二の極
性の多数キャリアーを使用し、入力電圧に対して第一の
電圧利得変分とは本質的に反対の電圧利得を生じる第二
のソースホロワ回路を有する。第二のソースホロワ回路
の入力は、電子的に第二のソースホロワ回路の出力に結
合され、その結果、第一と第二のソースホロワ回路の間
に利得補償を生じる。列選択信号の活動化によって利得
補償回路を稼動するように選択回路を形成する。
【０００６】本発明による出力バッファ電圧利得補償回
路は、ＰＭＯＳソースホロワ増幅器及びＮＭＯＳソース
ホロワ増幅器の両方を使用する。これらの増幅器は、本
質的に反対の電圧利得特性を持ち、その結果、それぞれ
に対する入力は反対方向に変化する。好適な実施形態
は、ＰＭＯＳソースホロワをＮＭＯＳソースホロワの前
に使用する。バイアス電流及びトランジスタの大きさを
正確に設定することにより、この回路の電圧利得の全体
的な変分率は、０．３％以下に制御することができる。
路は、ＰＭＯＳソースホロワ増幅器及びＮＭＯＳソース
ホロワ増幅器の両方を使用する。これらの増幅器は、本
質的に反対の電圧利得特性を持ち、その結果、それぞれ
に対する入力は反対方向に変化する。好適な実施形態
は、ＰＭＯＳソースホロワをＮＭＯＳソースホロワの前
に使用する。バイアス電流及びトランジスタの大きさを
正確に設定することにより、この回路の電圧利得の全体
的な変分率は、０．３％以下に制御することができる。
【０００７】上記及びその他の本発明の特徴及び効果
は、電圧利得補償回路によって提供される。この電圧利
得補償回路は、第一の利得特性の集合を持つ第一の増幅
器構成、第二の利得特性の集合を持ち電子的に第一の増
幅器構成と結合した第二の増幅器構成を含む。また、第
一の利得特性の集合と第二の利得特性の集合が、本質的
に反対である。
は、電圧利得補償回路によって提供される。この電圧利
得補償回路は、第一の利得特性の集合を持つ第一の増幅
器構成、第二の利得特性の集合を持ち電子的に第一の増
幅器構成と結合した第二の増幅器構成を含む。また、第
一の利得特性の集合と第二の利得特性の集合が、本質的
に反対である。
【０００８】
【発明の実施の形態】本発明による電圧利得補償回路１
０の略図を図１に示す。この電圧利得補償回路は、ＰＭ
ＯＳトランジスタ１１及び１２を有するＰＭＯＳソース
ホロワと、ＮＭＯＳトランジスタ１７及び１８を有する
ＮＭＯＳソースホロワを含む。電圧利得増幅器への入力
は、Ｖｉｎで、ＰＭＯＳソースホロワのトランジスタ１
２のゲートへの入力である。電圧利得増幅器１０の出力
は、ＮＭＯＳソースホロワのＶｏｕｔで、トランジスタ
１９のドレーンからの出力である。バイアス電圧は、電
圧利得増幅器１０にバイアストランジスタ１９のゲート
から加えられ、ＶＢＩＡＳ Ｎである。バイアス電圧と
して加える直流電圧の値は、供給電力の電圧、使用され
るＮＭＯＳトランジスタの実際の大きさ、ソースホロワ
への入力電圧Ｖｉｎ、の関数である。
０の略図を図１に示す。この電圧利得補償回路は、ＰＭ
ＯＳトランジスタ１１及び１２を有するＰＭＯＳソース
ホロワと、ＮＭＯＳトランジスタ１７及び１８を有する
ＮＭＯＳソースホロワを含む。電圧利得増幅器への入力
は、Ｖｉｎで、ＰＭＯＳソースホロワのトランジスタ１
２のゲートへの入力である。電圧利得増幅器１０の出力
は、ＮＭＯＳソースホロワのＶｏｕｔで、トランジスタ
１９のドレーンからの出力である。バイアス電圧は、電
圧利得増幅器１０にバイアストランジスタ１９のゲート
から加えられ、ＶＢＩＡＳ Ｎである。バイアス電圧と
して加える直流電圧の値は、供給電力の電圧、使用され
るＮＭＯＳトランジスタの実際の大きさ、ソースホロワ
への入力電圧Ｖｉｎ、の関数である。
【０００９】図１において、ＰＭＯＳトランジスタ１１
のゲートからＰＭＯＳソースホロワへ、ＶＢＩＡＳ Ｐ
がバイアスを提供する。これは直流バイアスで、そのレ
ベルは、供給電力電圧、使用されるＰＭＯＳトランジス
タの実際の大きさ、ＰＭＯＳソースホロワに加える入力
電圧Ｖｉｎ、に基づき選択される。
のゲートからＰＭＯＳソースホロワへ、ＶＢＩＡＳ Ｐ
がバイアスを提供する。これは直流バイアスで、そのレ
ベルは、供給電力電圧、使用されるＰＭＯＳトランジス
タの実際の大きさ、ＰＭＯＳソースホロワに加える入力
電圧Ｖｉｎ、に基づき選択される。
【００１０】それぞれのＰＭＯＳ及びＮＭＯＳソースホ
ロワには、電圧利得Ａｖがあり、下の数１に示す。電圧
利得は、ドレインとソースの間の抵抗ｒds、入力トラン
ジスタの相互コンダクタンスｇm1、入力トランジスタの
漏洩相互コンダクタンスｇmb 1、によって定義される。
ロワには、電圧利得Ａｖがあり、下の数１に示す。電圧
利得は、ドレインとソースの間の抵抗ｒds、入力トラン
ジスタの相互コンダクタンスｇm1、入力トランジスタの
漏洩相互コンダクタンスｇmb 1、によって定義される。
【００１１】
【数１】 ここで、γは処理パラメータで、通常製造工場から供給
され、理想的には、０に等しい。しかしながら、トラン
ジスタの漏れのため、γの値は０ではない。φfは、シ
リコン構築電位パラメータである。ＶSBは、ソースとボ
ディの間の電位である。
され、理想的には、０に等しい。しかしながら、トラン
ジスタの漏れのため、γの値は０ではない。φfは、シ
リコン構築電位パラメータである。ＶSBは、ソースとボ
ディの間の電位である。
【００１２】電圧利得増幅器全体の利得は、定数であ
る。これは、ＮＭＯＳとＰＭＯＳソースホロワの変分が
反対で、お互いを相殺するからである。ＡTOTALは下記
の数２で定義される定数として示される。
る。これは、ＮＭＯＳとＰＭＯＳソースホロワの変分が
反対で、お互いを相殺するからである。ＡTOTALは下記
の数２で定義される定数として示される。
【００１３】
【数２】 ここで、ＡNとＡPの両方は、下記の数３及び数４で定義
される。下記の数３及び数４は、ＰＭＯＳ回路の利得Ａ
pが入力電圧に対して逆比例し、ＮＭＯＳ回路の利得ＡN
が入力電圧に対して正比例することを示す。よって、二
つの回路の二つの利得、Ａp及びＡNは、お互いを相殺す
る傾向があり、その結果、高い線形及び堅実な出力を生
じる。
される。下記の数３及び数４は、ＰＭＯＳ回路の利得Ａ
pが入力電圧に対して逆比例し、ＮＭＯＳ回路の利得ＡN
が入力電圧に対して正比例することを示す。よって、二
つの回路の二つの利得、Ａp及びＡNは、お互いを相殺す
る傾向があり、その結果、高い線形及び堅実な出力を生
じる。
【００１４】
【数３】
【数４】 ＮＭＯＳソースホロワの電圧利得変分は、二つの原因か
ら生じる。第一は、ソースＳ及びボディＢを接続し、Ｖ
SBを定数にすることができないからである。第二は、大
きな電流の項１／ｒdsが上述の利得数式に存在し、省略
できないからである。ここで注意すべきは、トランジス
タ１９が実際にはＮＭＯＳソースホロワの一部ではな
く、バイアス目的のみに機能するということである。図
１において、トランジスタ１９のソースＳは、基板電圧
とつながり、この基板電圧がソースＳをボディＢに効率
的につなげる。しかしながら、トランジスタ１９は、バ
イアストランジスタのため、ＮＭＯＳソースホロワの利
得に関しての能力には影響を及ぼさない。
ら生じる。第一は、ソースＳ及びボディＢを接続し、Ｖ
SBを定数にすることができないからである。第二は、大
きな電流の項１／ｒdsが上述の利得数式に存在し、省略
できないからである。ここで注意すべきは、トランジス
タ１９が実際にはＮＭＯＳソースホロワの一部ではな
く、バイアス目的のみに機能するということである。図
１において、トランジスタ１９のソースＳは、基板電圧
とつながり、この基板電圧がソースＳをボディＢに効率
的につなげる。しかしながら、トランジスタ１９は、バ
イアストランジスタのため、ＮＭＯＳソースホロワの利
得に関しての能力には影響を及ぼさない。
【００１５】図２は、トランジスタ１７の特性曲線であ
る。トランジスタ１７は、ＮＭＯＳソースホロワの利得
変分の原因である。トランジスタ１８は、列選択スイッ
チとして働き、トランジスタ１９は、ＮＭＯＳソースホ
ロワのバイアストランジスタとして働く。図２は、トラ
ンジスタ１９のドレインソース電圧と、トランジスタ１
７のドレインソース電圧（ＶDS）とが、どのように逆比
例（１／ｒds）しているかを示す。ＰＭＯＳソースホロ
ワでは、類似しているが反対の類比が、トランジスタ１
１及びトランジスタ１２で見られる。トランジスタ１１
は、バイアストランジスタで、トランジスタ１２は、入
力信号Ｖｉｎを変化させる。トランジスタ１２の特性曲
線を図３に示す。これは図２に示すものとは反対の鏡映
である。好適な実施形態の重要な特色の一つとして、ト
ランジスタ１２とトランジスタ１７の特性曲線がお互い
を相殺し、Ｖｏｕｔにおいて定数の電圧利得を生じる事
が挙げられる。
る。トランジスタ１７は、ＮＭＯＳソースホロワの利得
変分の原因である。トランジスタ１８は、列選択スイッ
チとして働き、トランジスタ１９は、ＮＭＯＳソースホ
ロワのバイアストランジスタとして働く。図２は、トラ
ンジスタ１９のドレインソース電圧と、トランジスタ１
７のドレインソース電圧（ＶDS）とが、どのように逆比
例（１／ｒds）しているかを示す。ＰＭＯＳソースホロ
ワでは、類似しているが反対の類比が、トランジスタ１
１及びトランジスタ１２で見られる。トランジスタ１１
は、バイアストランジスタで、トランジスタ１２は、入
力信号Ｖｉｎを変化させる。トランジスタ１２の特性曲
線を図３に示す。これは図２に示すものとは反対の鏡映
である。好適な実施形態の重要な特色の一つとして、ト
ランジスタ１２とトランジスタ１７の特性曲線がお互い
を相殺し、Ｖｏｕｔにおいて定数の電圧利得を生じる事
が挙げられる。
【００１６】トランジスタ出力抵抗を、下記の数５によ
って示す。
って示す。
【００１７】
【数５】 入力の違いによる直流電圧利得を数６で示す。
【００１８】
【数６】 ＮＭＯＳソースホロワでは、図４に示すように電圧利得
が入力電圧の増加に伴って増加する。機能範囲が、線形
になるように選択される。機能範囲は又、ＮＭＯＳソー
スホロワ出力の２次導関数（ｄ2Ｖｏｕｔ／ｄＶ2ｉｎ）
に基づき、これを図４の電圧利益変化カーブに示す。図
４に示すようにＮＭＯＳソースホロワは、常に正のｄ2
Ｖｏｕｔ／ｄＶ2ｉｎの値を持ち、つまり電圧利得は、
常に入力電圧の増加と共に増加する。
が入力電圧の増加に伴って増加する。機能範囲が、線形
になるように選択される。機能範囲は又、ＮＭＯＳソー
スホロワ出力の２次導関数（ｄ2Ｖｏｕｔ／ｄＶ2ｉｎ）
に基づき、これを図４の電圧利益変化カーブに示す。図
４に示すようにＮＭＯＳソースホロワは、常に正のｄ2
Ｖｏｕｔ／ｄＶ2ｉｎの値を持ち、つまり電圧利得は、
常に入力電圧の増加と共に増加する。
【００１９】好適な実施形態によるＰＭＯＳソースホロ
ワでは、電圧利得が入力電圧の増加に伴い減少する。図
５によれば、ＰＭＯＳソースホロワは、常に負のｄ2Ｖ
ｏｕｔ／ｄＶ2ｉｎの値を持ち、ＰＭＯＳソースホロワ
の電圧利得が入力電圧の増加と共に減少することを意味
する。これは、図４に示すＮＭＯＳソースホロワとは本
質的に反対である。ＰＭＯＳソースホロワの反対になっ
た利得変分は、好適な実施形態で、ＮＭＯＳソースホロ
ワによって引起こされる利得変分を相殺するために用い
る。好適な実施形態のカデンススパイスシミュレータ
（ｃａｄｅｎｃｅｓｐｉｃｅ ｓｉｍｕｌａｔｏｒ）を
用いたシミュレーションでは、列バッファ回路の総合電
圧利得変分は、相殺の前の典型的に使用されるＮＭＯＳ
ソースホロワのみの場合の１０％から、相殺後の、ＰＭ
ＯＳソースホロワをＮＭＯＳソースホロワと組み合わせ
た典型的な使用の場合の０．３％まで向上した。ＰＭＯ
Ｓソースホロワ及び使用された特定のＰＭＯＳトランジ
スタの機能範囲もまた、図５に示す電圧利得変化に基づ
き選択する。線形利得増幅器を用いる特定の使用方法
が、トランジスタの実際の大きさを決定する。好適な実
施形態は、小さなＰＭＯＳトランジスタを用いて、大き
なＮＭＯＳトランジスタと組み合わせることを想定す
る。この小さなＰＭＯＳトランジスタは、切替が速く少
ない電力を必要とする。大きなＮＭＯＳトランジスタ
は、バスへの大きな容量性負荷を取り扱える駆動機能を
備える。しかしながら、数多くの実施形態が当業者には
明らかで、関係する回路の使用に基づき、相対的な構成
が変化する。
ワでは、電圧利得が入力電圧の増加に伴い減少する。図
５によれば、ＰＭＯＳソースホロワは、常に負のｄ2Ｖ
ｏｕｔ／ｄＶ2ｉｎの値を持ち、ＰＭＯＳソースホロワ
の電圧利得が入力電圧の増加と共に減少することを意味
する。これは、図４に示すＮＭＯＳソースホロワとは本
質的に反対である。ＰＭＯＳソースホロワの反対になっ
た利得変分は、好適な実施形態で、ＮＭＯＳソースホロ
ワによって引起こされる利得変分を相殺するために用い
る。好適な実施形態のカデンススパイスシミュレータ
（ｃａｄｅｎｃｅｓｐｉｃｅ ｓｉｍｕｌａｔｏｒ）を
用いたシミュレーションでは、列バッファ回路の総合電
圧利得変分は、相殺の前の典型的に使用されるＮＭＯＳ
ソースホロワのみの場合の１０％から、相殺後の、ＰＭ
ＯＳソースホロワをＮＭＯＳソースホロワと組み合わせ
た典型的な使用の場合の０．３％まで向上した。ＰＭＯ
Ｓソースホロワ及び使用された特定のＰＭＯＳトランジ
スタの機能範囲もまた、図５に示す電圧利得変化に基づ
き選択する。線形利得増幅器を用いる特定の使用方法
が、トランジスタの実際の大きさを決定する。好適な実
施形態は、小さなＰＭＯＳトランジスタを用いて、大き
なＮＭＯＳトランジスタと組み合わせることを想定す
る。この小さなＰＭＯＳトランジスタは、切替が速く少
ない電力を必要とする。大きなＮＭＯＳトランジスタ
は、バスへの大きな容量性負荷を取り扱える駆動機能を
備える。しかしながら、数多くの実施形態が当業者には
明らかで、関係する回路の使用に基づき、相対的な構成
が変化する。
【００２０】本発明を詳細に渡って特定の好適な実施形
態を例として記載した。しかし、本発明の精神と範囲の
間において、様々な変更や修正が可能である。
態を例として記載した。しかし、本発明の精神と範囲の
間において、様々な変更や修正が可能である。
【図１】 本発明におけるＣＭＯＳ利得補償回路の略図
である。
である。
【図２】 図１のＣＭＯＳ回路で使われるＮＭＯＳトラ
ンジスタの特性曲線を示す図である。
ンジスタの特性曲線を示す図である。
【図３】 図１のＣＭＯＳ回路で使われるＰＭＯＳトラ
ンジスタの特性曲線を示す図である。
ンジスタの特性曲線を示す図である。
【図４】 図１のＣＭＯＳ回路のＮＭＯＳソースホロワ
利得変分を示す図である。
利得変分を示す図である。
【図５】 図１のＣＭＯＳ回路のＰＭＯＳソースホロワ
利得変分を示す図である。
利得変分を示す図である。
１０ 電圧利得補償回路、１１、１２ ＰＭＯＳトラン
ジスタ、１７、１８ＮＭＯＳトランジスタ、１９ バイ
アストランジスタ。
ジスタ、１７、１８ＮＭＯＳトランジスタ、１９ バイ
アストランジスタ。
Claims (3)
- 【請求項１】 利得補償回路であって、 第一の利得特性を備えた第一の増幅部と、 第二の利得特性を備え、第一の増幅部と電子的に結合し
た第二の増幅部と、 を含み、前記第一の利益特性が、前記第二の利益特性と
本質的に反対であることを特徴とする利得補償回路。 - 【請求項２】 利得補償回路であって、 第一の極性の多数キャリアーを使用する第一のソースホ
ロワ回路と、 第一の極性とは反対の第二の極性の多数キャリアーを使
用する第二のソースホロワ回路と、 第二のソースホロワ回路の出力と電子的に結合した第二
のソースホロワ回路の入力と、 第一のソースホロワ回路にバイアス電流を提供する入力
バイアス手段と、 第二のソースホロワ回路にバイアス電流を提供する出力
バイアス手段と、 を含むことを特徴とする利得補償回路。 - 【請求項３】 複数の行と列に配置したＣＭＯＳイメー
ジャであって、 第一の極性の多数キャリアーを使用する第一のソースホ
ロワ回路と第一の極性と反対の第二の極性の多数キャリ
アーを使用する第二のソースホロワ回路を備えたそれぞ
れの列の利得補償回路と、 電子的に第二のソースホロワ回路の出力と結合した第二
のソースホロワ回路の入力と、 選択信号の活動化に伴い、利得補償回路を稼動するよう
に形成した選択回路と、 を含むことを特徴とするＣＭＯＳイメージャ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/059,966 US6169430B1 (en) | 1998-04-14 | 1998-04-14 | CMOS imager column buffer gain compensation circuit |
| US09/059,966 | 1998-04-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031750A true JP2000031750A (ja) | 2000-01-28 |
Family
ID=22026459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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