JPS6081907A - ソ−スフオロア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、バッファ回路として用いることができるソー
スフォロア回路に関するものである。

従来技術と問題点 インピーダンス上の問題等により、人力信号と出力信号
との比をほぼ１：１としたバッファ回路が用いられてい
る。このようなバッファ回路としては、従来例えば第１
図に示すように、入力端子ＩＮと出ノｊ端子ＯＵＴとの
間に、正相増幅器を構成する演算増幅器ＯＰ、Ａを接続
した回路が知られている。しかし、演算増幅器ＯＰＡは
消費電力が比較的大きいと共に、集積回路化した場合の
占有面積が大きい欠点があった。又第２図に示すように
、ｆ１チャネルＭＯ３）ランジスタＱｌ、Ｑ２から構成
されたソースフォロア回路も知られている。このソース
フォロア回路は、第１図に示す回路に比較して消費電力
が少なく、占有面積も小さくできる利点がある。しかし
、製造プロセスのばらつきや、温度変動による影響が大
きい欠点があった。

即ら、第２図に示す従来のソースフォロア回路に於いて
、ＭＯ３Ｉ−ランジスタＱｌ、Ｑ２に流れる電流１１．
＋２は、 ＋＋＝（β＋　（ｖｃ、　−ｖｔｈ）　２）／２・　・
　・　・（１） Ｉ２−〔β２　（ＶＯ２−ｖｔｈ）　２）　／２・　・
　・　・（２） で表される。なおβ３．β２はＭｏ３）ランジスクＱ１
．Ｑ２の電流増幅率、Ｖ　Ｇ　Ｉ、　Ｖ　Ｇ　ｔはＭＯ
ＳトランジスタＱｌ、Ｑ２のゲート電圧、ｖｔｈは閾値
電圧である。

入力端子ＩＮに加えられる入力電圧をＶｉｎ、出力電圧
をＶｏｕｔとすると、 ■Ｇ２＝■１ｎ−ＶＯｕｔ　・・・・（３）で表される
から、 Ｉ２−〔βｚ　（Ｖｉｎ−Ｖｏｕｔ　−ｖｔｈ）　”　
）　／　２・・・・（４） となる。従って、 Ｖｏｕｔ　＝Ｖｉｎ−Ｖｔｈ−（Ｊ１７７１τ）・　（
ＶＣ＋　Ｖｔｈ）　・・・・（５）となる。

−ａにソースフォロア回路は、ダイナミックレンジを広
げる必要があるから、β１〈β２．即ちロードとしての
Ｍｏ３）ランジスタＱ１に対してドライバとしてのＭＯ
ＳトランジスタＱ２のチャネル幅を大きく製作するもの
である。従って、（５）式は、 Ｖｏ＋ｉＬ　＃　Ｖｉｎ　−Ｖｔｈ　・・・・β６１と
なり、闇値電圧ｖｔｈに依存したものとなる。この闇値
電圧Ｖ　Ｌｂは、製造プロセスに於ける拡散領域の不純
物濃度、拡散深さ等のばらつき、及び使用中の温度変動
等により変化するものであるから、入力電圧Ｖｉｎが一
定でも出力電圧Ｖｏｕｔ　４こばらつきが生じる欠点が
あった。

発明の目的 本発明は、製造プロセスにお＆Ｊるばらつきや温度変動
による影響が少ないソースフォロア回路を提供すること
を目的とするものである。

発明の構成 本発明は、ドライバとロードとを構成するそれぞれＭｏ
３）ランジスタのサイズをほぼ等しくしたｎチャネル・
ソースフォロア回路とｎチャネル・ソースフォロア回路
とを縦続接続し、前記ｎチャネル・ソースフォロア回路
のロードを構成するＭｏＳトラーンジスタのゲート・ソ
ース電圧と前記ｎチャネル・ソースフォロア回路のロー
ドを構成するＭｏ３）ランジスタのゲート・ソース電圧
とを等しくする回路を設けたものであり、入力電圧と出
力電圧との比をほぼｌ：１とし、且つ闇値電圧の影響を
受けないようにすることができるものである。以下実施
例について詳細に説明する。

発明の実施例 第３図は本発明の実施例の回路図であり、Ｑｓ、Ｑ４．
Ｑ７〜Ｑ９はｎチャネルＭｏ３）ランジスタ、Ｑｓ、Ｑ
６はｎチャネルＭＯＳトランジスタ、ｖｏは電源電圧、
Ｇはアース、ＩＮは入力端子、０ｔＪＴは出力端子であ
る。ｎチャネルＭＯＳトランジスタＱ３．Ｑ４によりｎ
チャネル・ソースフォロア回路を構成し、・ｐチャネル
ＭＯＳトランジスタＱ５．Ｑ６によりｎチャネル・ソー
スフォロア回路を構成し、ｎチャネルとｎチャネル・ソ
ースフォロア回路のドライバとロードとを構成するＭｏ
３）ランジスタのサイズを等しくし、ｎチャネル・ソー
スフォロア回路の１′ライバを構成するＭｏｓトランジ
スタＱ６のゲートに入力端子ＩＮを接続し、ｎチャネル
・ソースフォロア回路の出力をねチャネル・ソースフォ
ロア回路のドライバを構成するＭｏ３）ランジスタＱ４
のゲートに加えるように、ｎチャネル・ソースフォロア
回路とｎチャネル・ソースフォロア回路とを１ｌｉ１続
接続する。

又ｎチャネルＭＯ３）ランジスタＱ７．Ｑ９は同し１」
°イズとし、Ｍｏ３）ランジスタＱ７〜Ｑ９により電源
電圧ＶＩＩＩｌを分圧してｎチャネルＭＯＳトランジス
タＱ３のゲート電圧及びｐチャネル間Ｏ３）ランジスタ
Ｑ６のゲート電圧を加えるものであり、温度変動によっ
ても同一の特性変化となるから、ｎチャネルＭｏ３）ラ
ンジスタＱ３のゲート・ソース電圧と、ｐチャネルＭＯ
ＳトランジスタＱ６のゲート・ソース電圧とを等しく保
つことができる。

前述の如く、ｎチャネルとｎチャネル・ソースフォロア
回路のドライバとロードとを構成するＭＯＳトランジス
タのタイズを等しくすることにより、’ＩＩ流増幅率β
も等しくなり、ｎチャネル・ソースフォロア回路に於い
ては、ＭＯＳトランジスタＱ３のゲート電圧をＶ　Ｇ　
ａとすると、（５）式から出力電圧Ｖｏｕｔは、 ｖｏｕｔ＃ｖｉｎ−ｖＧ３　・・・・（７）となる。即
ち閾値電圧ｖｔｈの影響を受けないものとなる。

又ｎチャネル・ソースフォロア回路に於いては、その出
力電圧Ｖｏｐは、ＭＯ３Ｉ−ランジスタＱ６のゲート電
圧を■Ｇ６とすると、 ■ｏｐ−■ｉｎ＋ｖＧ６　・・・・（８）となる。従っ
て出力電圧Ｖｏｕｔは、 Ｖｏｕｔ　＝Ｖｏｐ−ＶＧ３　＝Ｖｉｎ＋ＶＧ６−ＶＧ
ａ・・・・（９） となる。ここで、ＭＯＳ）ランジスタＱ７．Ｑ９のサイ
ズを同じくして、ＶＧ６＝ＶＣ，３とすると、（９）式
は ■ｏｕｔ−■ｉｎ・・・・０（Ｉｌ となる。即ち入力電圧と出力電圧との比を１：ｌとした
バッファ回路を構成することができる。又出力電圧は闇
値電圧による影響を受けないものとなる。又ダイナミッ
クレンジも従来例とほぼ同じ程度のものとなる。

ＭＯＳトランジスタＱ３．Ｑ６のゲート・ソース電圧を
等しくする為の構成としては、ＭＯＳトランジズタＱ７
〜Ｑ９による構成以外に他の構成を用いることも可能で
ある。

発明の効果 以−ヒ説明したように、本発明は、ドライバとロー　Ｆ
とを構成するそれぞれＭＯＳ）ランジスタのサイズをほ
ぼ等しくしたｎチャネル・ソースフォロア回路とｎチャ
ネル・ソースフォロア回路とを縦続接続し、ｎチャネル
・ソースフォロア回路のロードを構成する′ＭＯＳトラ
ンジスタＱ６のゲート・ソース電圧とｎチャネル・ソー
スフォロア回路のロードを構成するＭＯＳ）ランジスタ
Ｑ３のゲート・ソース電圧とを等しくするＭＯ３Ｉ−ラ
ンジスタＱ７〜Ｑ９等からなる回路を設けたもので、出
力電圧Ｖｏｕｔが閾値電圧による影響を受けない構成と
なるので、製造プロセスのばらつきによる闇値電圧のば
らつきがあっても、又温度変動があっても入力電圧Ｖｉ
ｎと出力電圧Ｖｏｕｔとの比を１；１に維持することが
できる。即ち出力電圧のばらつきが生じないソースフォ
ロア回路を提供することができる。又ダイナミックレン
ジも従来例とほぼ同じ程度のものとなる。従って消費電
力が少なく目つ占有面積が小さい利点を生がずと共に、
出力電圧のばらつきの少ない回路であるから、各種のバ
ッファ回路に適用することができるものである。

【図面の簡単な説明】

第１図及び第２図は従来のバッファ回路、第３図は本発
明の実施例の回路図である。 Ｑ３．Ｑ４はｎチャネル・ソースフォロア回路を構成す
るｎチャネルＭＯＳトランジスタ、Ｑ５、Ｑ６はｎチャ
ネル・ソースフォロア回路を構成するｐチャネルＭＯＳ
トランジスタ、Ｑ７．ＱＢ、Ｑ９はｎチャネルＭＯＳト
ランジスタ、ＩＮは入力端子、ＯｔＪ　Ｔは出力端子で
ある。 特許出願人　富士通株式会社 代理人弁理士　相　谷　昭　司 代理人弁理十　渡　送　弘　−

Claims (1)

【特許請求の範囲】
1. ドライバとロードとを構成するそれぞれＭＯＳトランジ
   スタのサイズをほぼ等しくしたｐチャネル・ソースフォ
   ロア回路とｎチャネル・ソースフォロア回路とを縦続接
   続し、前記ｐチャネル・ソースフォロア回路のロードを
   構成するＭＯ３＋−ランジスタのゲート・ソース電圧と
   前記ｎチャネル・ソースフォロア回路のロードを構成す
   るＭＯＳトランジスタのゲート・ソース電圧とを等しく
   する回路を設けたことを特徴とするソースフォロア回路
   。