JPH05110438A - フラツシユ型アナログ・デジタル変換器 - Google Patents
フラツシユ型アナログ・デジタル変換器Info
- Publication number
- JPH05110438A JPH05110438A JP27157991A JP27157991A JPH05110438A JP H05110438 A JPH05110438 A JP H05110438A JP 27157991 A JP27157991 A JP 27157991A JP 27157991 A JP27157991 A JP 27157991A JP H05110438 A JPH05110438 A JP H05110438A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- terminal
- transfer gate
- input
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 ＡＤ（アナログ・デジタル）変換動作が不要
なときの電力消費を低くおさえることができるフラッシ
ュ型ＡＤ変換器を提供する。 【構成】 各比較器１１（１１Ａ，１１Ｂ）に、アナロ
グ信号を入力する第１のトランスファゲート４と、分圧
された基準電圧を入力する第２のトランスファゲート５
と、互いに連結された第１および第２のトランスファゲ
ート４，５の出力側に一端が接続されているＭＯＳ容量
７と、このＭＯＳ容量７の他端に入力側が接続され、出
力側が比較器１１の出力端子とされているインバータ８
と、インバータ８に並列に接続した第３のトランスファ
ゲート６と、インバータ８および第３のトランスファゲ
ート６の入力側を電源電圧に切り換えるＭＯＳトランジ
スタ１２とを設ける。
なときの電力消費を低くおさえることができるフラッシ
ュ型ＡＤ変換器を提供する。 【構成】 各比較器１１（１１Ａ，１１Ｂ）に、アナロ
グ信号を入力する第１のトランスファゲート４と、分圧
された基準電圧を入力する第２のトランスファゲート５
と、互いに連結された第１および第２のトランスファゲ
ート４，５の出力側に一端が接続されているＭＯＳ容量
７と、このＭＯＳ容量７の他端に入力側が接続され、出
力側が比較器１１の出力端子とされているインバータ８
と、インバータ８に並列に接続した第３のトランスファ
ゲート６と、インバータ８および第３のトランスファゲ
ート６の入力側を電源電圧に切り換えるＭＯＳトランジ
スタ１２とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュ型のアナロ
グ・デジタル（以下ＡＤと略す）変換器に関するもので
ある。
グ・デジタル（以下ＡＤと略す）変換器に関するもので
ある。
【０００２】
【従来の技術】従来のフラッシュ型ＡＤ変換器を図２お
よび図３を参照しながら説明する。従来のフラッシュ型
ＡＤ変換器は、変換ビット数に対応した複数個の比較器
１（１Ａ，１Ｂ，・・・）で構成される。たとえば、ｎ
ビットの変換器の場合、（２n−１）個の比較器１で構
成されている。そして、各比較器１の一方の入力端子に
共通にアナログ信号入力端子２が接続され、かつ各比較
器１の他方の基準入力端子に抵抗Ｒ1 ，Ｒ2 ，・・・に
より分圧される抵抗分圧回路の基準電圧端子３が接続さ
れている。ここで、各比較器１は、アナログスイッチで
ある第１〜第３のトランスファゲート（以下ＴＧと称
す）４〜６と、ＭＯＳ容量７と、インバータ８とから構
成されている。
よび図３を参照しながら説明する。従来のフラッシュ型
ＡＤ変換器は、変換ビット数に対応した複数個の比較器
１（１Ａ，１Ｂ，・・・）で構成される。たとえば、ｎ
ビットの変換器の場合、（２n−１）個の比較器１で構
成されている。そして、各比較器１の一方の入力端子に
共通にアナログ信号入力端子２が接続され、かつ各比較
器１の他方の基準入力端子に抵抗Ｒ1 ，Ｒ2 ，・・・に
より分圧される抵抗分圧回路の基準電圧端子３が接続さ
れている。ここで、各比較器１は、アナログスイッチで
ある第１〜第３のトランスファゲート（以下ＴＧと称
す）４〜６と、ＭＯＳ容量７と、インバータ８とから構
成されている。
【０００３】次にＡＤ変換動作を比較器１Ａの場合で説
明する。ＡＤ変換は２段階で行われる。第１段階（以下
バイアス状態と称す）では、第１のトランスファゲート
４がＯＦＦ、第２および第３のトランスファゲート５，
６がＯＮし、ＭＯＳ容量７の入力回路側には、抵抗Ｒ1
により分圧される抵抗分圧回路の基準電圧がチャージさ
れ、ＭＯＳ容量７の他方側は、第３のトランスファゲー
ト６によりインバータ８の入出力が短絡されるため、図
３に示すように電源電圧のほぼ中点約2.5 Ｖに負荷直線
が引かれる。
明する。ＡＤ変換は２段階で行われる。第１段階（以下
バイアス状態と称す）では、第１のトランスファゲート
４がＯＦＦ、第２および第３のトランスファゲート５，
６がＯＮし、ＭＯＳ容量７の入力回路側には、抵抗Ｒ1
により分圧される抵抗分圧回路の基準電圧がチャージさ
れ、ＭＯＳ容量７の他方側は、第３のトランスファゲー
ト６によりインバータ８の入出力が短絡されるため、図
３に示すように電源電圧のほぼ中点約2.5 Ｖに負荷直線
が引かれる。
【０００４】第２段階（以下コンパレート状態と称す）
では、第２および第３のトランスファゲート５，６がＯ
ＦＦし、第１のトランスファゲート４がＯＮすることに
より、ＭＯＳ容量７の入力端子側は、基準電圧とアナロ
グ入力電圧の差により電荷がプラス、またはマイナスに
動く。バイアス時にインバータアンプはほぼ中点に負荷
直線があるため、微小電位が増幅され、電源電圧５Ｖま
たは０Ｖに近い出力が得られる。ここでアナログ信号入
力端子２にアナログ入力電圧を印加すると、アナログ入
力電圧以下の比較基準電圧が印加された出力は全て
“１”になり、アナログ入力電圧以上の比較基準電圧が
印加された出力は全て“０”になる。この“０”出力群
と“１”出力群の境界を次段のゲート回路により求め、
更に後段のエンコーダにより２進化出力を得る。
では、第２および第３のトランスファゲート５，６がＯ
ＦＦし、第１のトランスファゲート４がＯＮすることに
より、ＭＯＳ容量７の入力端子側は、基準電圧とアナロ
グ入力電圧の差により電荷がプラス、またはマイナスに
動く。バイアス時にインバータアンプはほぼ中点に負荷
直線があるため、微小電位が増幅され、電源電圧５Ｖま
たは０Ｖに近い出力が得られる。ここでアナログ信号入
力端子２にアナログ入力電圧を印加すると、アナログ入
力電圧以下の比較基準電圧が印加された出力は全て
“１”になり、アナログ入力電圧以上の比較基準電圧が
印加された出力は全て“０”になる。この“０”出力群
と“１”出力群の境界を次段のゲート回路により求め、
更に後段のエンコーダにより２進化出力を得る。
【０００５】このようにフラッシュ型ＡＤ変換器では、
瞬時にアナログ信号に対応したデジタルコードが出力さ
れるという特徴を持っている。ここで３は最高位の基準
電圧端子、９は接地端子、１０は比較器１の出力端子で
ある。
瞬時にアナログ信号に対応したデジタルコードが出力さ
れるという特徴を持っている。ここで３は最高位の基準
電圧端子、９は接地端子、１０は比較器１の出力端子で
ある。
【０００６】
【発明が解決しようとする課題】ところで、従来のフラ
ッシュ型ＡＤ変換器では、システムとしてＡＤ変換動作
が不要なときにもインバータ５を通して電流が流れるた
め、ビット数の増大とともにシステム全体の消費電力を
低く抑えるための障害となっている。
ッシュ型ＡＤ変換器では、システムとしてＡＤ変換動作
が不要なときにもインバータ５を通して電流が流れるた
め、ビット数の増大とともにシステム全体の消費電力を
低く抑えるための障害となっている。
【０００７】本発明は上記問題を解決するもので、ＡＤ
変換動作が不要なときの電力消費を低く抑えることがで
きるフラッシュ型ＡＤ変換器を提供することを目的とす
るものである。
変換動作が不要なときの電力消費を低く抑えることがで
きるフラッシュ型ＡＤ変換器を提供することを目的とす
るものである。
【０００８】
【課題を解決するための手段】上記問題を解決するため
に、本発明のフラッシュ型ＡＤ変換器は、基準電圧を発
生する分圧回路と複数の比較器とを備え、各比較器は、
アナログ信号入力端子がその入力側に接続されている第
１のトランスファゲートと、分圧回路により分圧された
基準電圧端子がその入力側に接続されている第２のトラ
ンスファゲートと、互いに連結された第１および第２の
トランスファゲートの出力側に一方の端子が接続されて
いる容量と、この容量の他方の端子にその入力側が接続
されているとともに出力側が比較器の出力端子とされて
いるインバータと、このインバータと並列に接続されて
いる第３のトランスファゲートと、インバータおよび第
３のトランスファゲートの入力側に一方の端子が接続さ
れ、かつ他方の端子が電源電圧端子に接続されているス
イッチング素子とを有するものである。
に、本発明のフラッシュ型ＡＤ変換器は、基準電圧を発
生する分圧回路と複数の比較器とを備え、各比較器は、
アナログ信号入力端子がその入力側に接続されている第
１のトランスファゲートと、分圧回路により分圧された
基準電圧端子がその入力側に接続されている第２のトラ
ンスファゲートと、互いに連結された第１および第２の
トランスファゲートの出力側に一方の端子が接続されて
いる容量と、この容量の他方の端子にその入力側が接続
されているとともに出力側が比較器の出力端子とされて
いるインバータと、このインバータと並列に接続されて
いる第３のトランスファゲートと、インバータおよび第
３のトランスファゲートの入力側に一方の端子が接続さ
れ、かつ他方の端子が電源電圧端子に接続されているス
イッチング素子とを有するものである。
【０００９】
【作用】上記構成において、システムとしてＡＤ変換動
作が不要なときに、比較器のトランスファゲートをコン
パレート状態、すなわち第１のトランスファゲートをＯ
Ｎ、第２、第３のトランスファゲートをＯＦＦの状態に
し、スイッチング素子をＯＮにしてインバータの入力電
圧を電源電圧に固定することにより、動作不要時の消費
電流を下げることができる。
作が不要なときに、比較器のトランスファゲートをコン
パレート状態、すなわち第１のトランスファゲートをＯ
Ｎ、第２、第３のトランスファゲートをＯＦＦの状態に
し、スイッチング素子をＯＮにしてインバータの入力電
圧を電源電圧に固定することにより、動作不要時の消費
電流を下げることができる。
【００１０】
【実施例】以下、本発明のフラッシュ型ＡＤ変換器の一
実施例について図１に基づき説明する。なお、従来と同
じ機能のものには同符号を付し、その説明は省略する。
実施例について図１に基づき説明する。なお、従来と同
じ機能のものには同符号を付し、その説明は省略する。
【００１１】図１に示すように、各比較器１１（１１
Ａ，１１Ｂ・・・）には、従来より設けられていた第１
〜第３のトランスファゲート（ＴＧと略す）４〜６、Ｍ
ＯＳ容量７、インバータ８に加えて、スイッチング素子
の一例としてのＭＯＳトランジスタ１２が備えられてい
る。そして、インバータ８の入力側および、このインバ
ータ８の入力側に接続された第３のＴＧ６の一方の入力
にＭＯＳトランジスタ１２のドレインを接続し、ＭＯＳ
トランジスタ１２のソースを電源電圧端子１３に固定
し、また、ＭＯＳトランジスタ１２のゲートにコントロ
ール信号端子１４を接続している。
Ａ，１１Ｂ・・・）には、従来より設けられていた第１
〜第３のトランスファゲート（ＴＧと略す）４〜６、Ｍ
ＯＳ容量７、インバータ８に加えて、スイッチング素子
の一例としてのＭＯＳトランジスタ１２が備えられてい
る。そして、インバータ８の入力側および、このインバ
ータ８の入力側に接続された第３のＴＧ６の一方の入力
にＭＯＳトランジスタ１２のドレインを接続し、ＭＯＳ
トランジスタ１２のソースを電源電圧端子１３に固定
し、また、ＭＯＳトランジスタ１２のゲートにコントロ
ール信号端子１４を接続している。
【００１２】上記構成において、システムとしてＡＤ変
換動作が不要なときは、バイアス状態にするとインバー
タ８に貫通電流が流れるため、コンパレート状態にする
必要がある。すなわち、クロック回路をコントロールし
て、第１のＴＧ４をＯＮ，第２，第３のＴＧ５，６をＯ
ＦＦとする。この状態ではインバータ８の入力電位は固
定されていない。インバータ８の入力電位を固定するた
めに、ＭＯＳトランジスタ１２のゲートコントロール信
号をこのＭＯＳトランジスタ１２がＯＮする状態、つま
り、ＭＯＳトランジスタ１２がＮチャンネルの場合には
５Ｖを印加し、またＰチャンネルの場合には０Ｖを印加
し、ＭＯＳトランジスタ１２をＯＮさせて電源電圧１３
に固定させることにより、インバータ５の入力電位を固
定させる。
換動作が不要なときは、バイアス状態にするとインバー
タ８に貫通電流が流れるため、コンパレート状態にする
必要がある。すなわち、クロック回路をコントロールし
て、第１のＴＧ４をＯＮ，第２，第３のＴＧ５，６をＯ
ＦＦとする。この状態ではインバータ８の入力電位は固
定されていない。インバータ８の入力電位を固定するた
めに、ＭＯＳトランジスタ１２のゲートコントロール信
号をこのＭＯＳトランジスタ１２がＯＮする状態、つま
り、ＭＯＳトランジスタ１２がＮチャンネルの場合には
５Ｖを印加し、またＰチャンネルの場合には０Ｖを印加
し、ＭＯＳトランジスタ１２をＯＮさせて電源電圧１３
に固定させることにより、インバータ５の入力電位を固
定させる。
【００１３】これにより、インバータ５を通して電流を
流れないようにでき、システムとしてＡＤ変換動作が不
要なときのフラッシュ型ＡＤ変換器の低消費電力化が実
現できる。
流れないようにでき、システムとしてＡＤ変換動作が不
要なときのフラッシュ型ＡＤ変換器の低消費電力化が実
現できる。
【００１４】
【発明の効果】以上のように本発明のフラッシュ型ＡＤ
変換器によれば、各比較器に、アナログ信号入力端子が
その入力側に接続されている第１のトランスファゲート
と、分圧回路により分圧された基準電圧端子がその入力
側に接続されている第２のトランスファゲートと、互い
に連結された第１および第２のトランスファゲートの出
力側に一方の端子が接続されている容量と、この容量の
他方の端子にその入力側が接続されているとともに出力
側が比較器の出力端子とされているインバータと、この
インバータと並列に接続されている第３のトランスファ
ゲートと、インバータおよび第３のトランスファゲート
の入力側に一方の端子が接続され、かつ他方の端子が電
源電圧端子に接続されているスイッチング素子とを設け
て、システムとしてＡＤ変換動作が不要なときに、第１
のトランスファゲートをＯＮ、第２、第３のトランスフ
ァゲートをＯＦＦにし、スイッチング素子をＯＮにして
インバータの入力電圧を電源電圧に固定することによ
り、動作不要時の消費電流を低減することができ、この
結果フラッシュ型ＡＤ変換器の低消費電力化を実現でき
る。
変換器によれば、各比較器に、アナログ信号入力端子が
その入力側に接続されている第１のトランスファゲート
と、分圧回路により分圧された基準電圧端子がその入力
側に接続されている第２のトランスファゲートと、互い
に連結された第１および第２のトランスファゲートの出
力側に一方の端子が接続されている容量と、この容量の
他方の端子にその入力側が接続されているとともに出力
側が比較器の出力端子とされているインバータと、この
インバータと並列に接続されている第３のトランスファ
ゲートと、インバータおよび第３のトランスファゲート
の入力側に一方の端子が接続され、かつ他方の端子が電
源電圧端子に接続されているスイッチング素子とを設け
て、システムとしてＡＤ変換動作が不要なときに、第１
のトランスファゲートをＯＮ、第２、第３のトランスフ
ァゲートをＯＦＦにし、スイッチング素子をＯＮにして
インバータの入力電圧を電源電圧に固定することによ
り、動作不要時の消費電流を低減することができ、この
結果フラッシュ型ＡＤ変換器の低消費電力化を実現でき
る。
【図１】本発明の一実施例に係るフラッシュ型ＡＤ変換
器の回路図である。
器の回路図である。
【図２】従来のフラッシュ型ＡＤ変換器の回路図であ
る。
る。
【図３】比較器に用いられるインバータの入出力特性図
である。
である。
２ アナログ信号入力端子 ３ 最高位の基準電圧端子 ４ 第１のトランスファゲート ５ 第２のトランスファゲート ６ 第３のトランスファゲート ７ 容量 ８ インバータ ９ 接地端子 １０ 比較器の出力端子 １１（１１Ａ，１１Ｂ） 比較器 １２ ＭＯＳトランジスタ（スイ
ッチング素子） １３ 電源電圧端子 １４ コントロール信号端子 Ｒ1 ，Ｒ2 抵抗
ッチング素子） １３ 電源電圧端子 １４ コントロール信号端子 Ｒ1 ，Ｒ2 抵抗
Claims (1)
- 【請求項１】 基準電圧を発生する分圧回路と複数の比
較器とを備え、各比較器は、アナログ信号入力端子がそ
の入力側に接続されている第１のトランスファゲート
と、分圧回路により分圧された基準電圧端子がその入力
側に接続されている第２のトランスファゲートと、互い
に接続された第１および第２のトランスファゲートの出
力側に一方の端子が接続されている容量と、この容量の
他方の端子にその入力側が接続されているとともに出力
側が比較器の出力端子とされているインバータと、この
インバータと並列に接続されている第３のトランスファ
ゲートと、インバータおよび第３のトランスファゲート
の入力側に一方の端子が接続され、かつ他方の端子が電
源電圧端子に接続されているスイッチング素子とを有す
るフラッシュ型アナログ・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27157991A JPH05110438A (ja) | 1991-10-21 | 1991-10-21 | フラツシユ型アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27157991A JPH05110438A (ja) | 1991-10-21 | 1991-10-21 | フラツシユ型アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110438A true JPH05110438A (ja) | 1993-04-30 |
Family
ID=17502046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27157991A Pending JPH05110438A (ja) | 1991-10-21 | 1991-10-21 | フラツシユ型アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110438A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150518A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | 電圧比較器 |
| JPH03107211A (ja) * | 1989-09-20 | 1991-05-07 | Nec Corp | 電圧比較回路 |
-
1991
- 1991-10-21 JP JP27157991A patent/JPH05110438A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150518A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | 電圧比較器 |
| JPH03107211A (ja) * | 1989-09-20 | 1991-05-07 | Nec Corp | 電圧比較回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6509860B2 (en) | Analog switch circuit | |
| US6707413B2 (en) | A/D converter | |
| US4695748A (en) | Comparing device | |
| KR960010390B1 (ko) | 스위칭 정전류원회로 | |
| EP0739098B1 (en) | Current matrix type digital-to-analog converter incorporating an operational amplifier | |
| JPH05110438A (ja) | フラツシユ型アナログ・デジタル変換器 | |
| US5631650A (en) | Sample/hold free most significant bit comparator using bisection comparators | |
| JP4117976B2 (ja) | サンプルホールド回路 | |
| US7157946B2 (en) | Chopper comparator circuit | |
| JP2001111412A (ja) | 入力信号レベル変換回路及び液晶表示装置 | |
| JP2007243656A (ja) | Ａ／ｄ変換器 | |
| JPH04219025A (ja) | 電流発生装置およびｄ／ａ変換装置 | |
| JP2871902B2 (ja) | 電流セル回路 | |
| US5773992A (en) | Output buffer circuit capable of supressing ringing | |
| JP3047828B2 (ja) | コンパレータ回路 | |
| JPH0638573B2 (ja) | 半導体集積回路装置 | |
| JPH04154312A (ja) | オペアンプ回路 | |
| JPH1155087A (ja) | コンパレータ及びａｄ変換回路 | |
| JPH05218872A (ja) | コンパレータ回路とその駆動方法 | |
| JP3077664B2 (ja) | 入力回路 | |
| KR950003441Y1 (ko) | 아날로그/디지탈 변환기 | |
| JP3326804B2 (ja) | コンパレータ回路 | |
| KR0164809B1 (ko) | 아날로그-디지탈 컨버터회로 | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| CN115865091A (zh) | 一种栅压自举开关电路 |