TW404042B - Output buffer circuit having a variable output impedance - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims 1
- 230000008054 signal transmission Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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Description
404042 五、發明說明(1) 【發明之背景】 發明之領域 本發明係關於一種具有可變'輸出阻抗之輸出緩衝電 路,尤有關一種改良之輸出缓衝電路,用以以一種縮小的 電路尺寸獲得較而的速度。 習用技術之描述 一般而言,輸出緩衝電路係被期望適用於一種小振幅 信號與較高速度之信號傳輸。為了這種適用性,必須沿著 信號傳輸線移除或減小傳輸資料訊號之反射。反射的移除 通常是藉由在輸出缓衝電路之輸出阻抗,與連接到那裡之 信號傳輸線的阻抗之間的阻抗匹配而實現。阻抗匹配可藉 由一種具有可變輸出阻抗之輸出電路而得到。 圖1顯示一種具有可變輸出阻抗之習知輸出缓衝電 路。缓衝電路包含一阻抗控制端子2 1、一提升部2 6 (包含 並聯之nMOS電晶體2 7至29)、一比較器15、一升/降計數器 1 6 、一 N 0 R閘陣列3 0 (包含N 0 R閘3 1至3 3 )、以及一輸出部分 34(包含並聯之nMOS電晶體35至37)。 阻抗控制端子2 1係經由提升部2 6連接至電源線V c c, 且經由外部電阻14(設置於具有輸出緩衝電路之半導體裝 置之晶片外部的)而接地。比較器1 5以V c c / 2之電壓位準對 阻抗控制端子2 1之電壓作比較,用以根據比較結果而把一 高位準或一低位準傳送至升/降計數器1 6。升/降計數器1 6 經由一時鐘輸入端子2 3接收一計數時鐘信號1 0 3,如果阻 抗控制端子2 1之電壓低於V c c / 2 ’則會漸增計數時鐘信號
404042 五、發明說明(2) 之時鐘脈衝;如果阻抗控制端子2 1之電壓高於v c c / 2,就 會漸減計數時鐘信號之時鐘脈衝。 升/降計數器1 6之編碼化輸出1 〇 4至1 0 6,係分別被傳 送到提升部2 6之η Μ 0 S電晶體2 7至2 9的閘極,並分別傳送到 N0R閘陣列30之N0R閘31至33之第一輸入端端。如果阻抗控 制端子21之電壓低於Vcc/2 ’則藉由增加提升部26之“〇3 電晶體2 7至2 9的0 N電流,阻抗控制端子2 1之電展會提高, 而如果阻抗控制端子2 1之電壓高於v c c / 2 ,則藉由η μ 〇 電 晶體2 7至2 9會使阻抗控制端子2 1之電壓降低。在迭代控制 之後’在提升部26之nMOS電晶體27至29會進入一穩定狀 態’於其中之n Μ 0 S電晶體2 7至2 9之總電阻係實質上等於外 部電阻1 4之電阻。因此,當受到編碼化之輸出丨〇 4至丨〇 6之 1位元的些微加/減控制時,阻抗控制端子2丨實質上於 V c c / 2 〇 ' 另一方面,編碼化之輸出1 〇 4至1 〇 6 (分別提供至在ν 〇 R . 閘陣列3 0之Ν 0 R閘3 1至3 3之第一輸入端)係與一資料信號 1 0 8 (經由一資料輸入端子2 4而分別提供至ν 〇 r閘3 1至3 3之 第二輸入端)作N0R運算。經N0R運算後的資料,係分別提 供至在輸出部分34之nMOS電晶體3 5至37的閘極,並以類似 提升部2 6之nMOS電晶體2 7至2 9之ON電阻的控制方式,控制 輸出部分36之nMOS電晶體35至37之0N電阻。在提升部26進 ^,定狀態之後,只要經由資料輸入端子24所提供之資料 信號1 0 8是位於一低位準,則在輸出緩衝電路之輸出端子 25的輸出阻抗,係由nMOS電晶體35至37之所有〇N電阻、以
第6頁 404042 五、發明說明(3) 及nMOS電晶體27至29之所有電晶體尺寸與nMOS電晶體37至 3 9之所有電晶體尺寸的比值所決定。因此,在一高位準信 號傳輸期間,可基於外部電阻1 4之電阻而控制在輸出端子 2 5之輸出阻抗。外部電阻1 4之電阻值可從外部被選定為任 何值,以移除信號反射。 在習用之輸出緩衝電路中,用以接收資料信號1 0 8之 資料輸入端子24具有較大的寄生電容,此乃因為複數之 N0R閘3 1至33係連接至資料輸入端子24,這會阻滯一種高 速信號之傳輸。 此外,在提升部26之nMOS電晶體27至29之數目,與在 輸出部分34之nMOS電晶體35至37之數目係為大的,這會增 大輸出緩衝電路之電路規模。 【發明之綜合說明】 因此,本發明之一個目的係以一縮小的電路規模與一 高速信號傳輸,製造出一種具有可變輸出阻抗之輸出緩衝 電路。 本發明提供一種輸出緩衝電路,包含:一阻抗控制端 子;一提升部,連接於上述阻抗控制端子與一電源線之 間,用以控制上述阻抗控制端子之電位;一比較器,用以 對一參考電位與上述阻抗控制端子之電位作比較,以輸出 一比較結果信號;一阻抗控制部分,用以接收上述比較結 果信號,藉以基於上述阻抗控制端子之電位而輸出一類比 控制信號;以及一輸出部分,連接於上述電源線與一輸出 端子之間,用以接收一輸入資料信號,以將上述輸出端子
404042 五、發明說明(4) 連接至上述電源線,藉以基於上述輸入資料信號而輸出一 輸出資料信號,上述類比控制信號係控制上述提升部與上 述輸出部分兩者之導通電阻。 相較於習用之輸出緩衝電路之下,依據本發明之輸出 緩衝電路,從阻抗控制部分所提供之類比控制信號,可縮 小提升部與輸出部分之電路規模’亦可縮小資料輸入端子 之寄生電容,藉以增加信號傳輸速度。 【圖示之簡單說明】 本發明之上述與其他目的、特徵及優點將於以下參考 附對應至升/降計數器1 6之編碼化計數資料的一個位元圖 之詳細說明而得以更顯清楚。其中: 圖1係為一種習用之輸出緩衝電路之方塊圖; 圖2係為一種依本發明實施例之輸出緩衝電路之方塊 圖,以及 圖3係為圖2之輸出緩衝電路之時序圖。 【符號之說明】 1 1 ~ 提升部 1 2 、1 3 、1 9、20 ~ nMOS 電晶體 1 4〜外部電阻 1 5 ~ 比較器 1 6 ~ 升/降計數器 1 7〜D / A轉換器 1 8〜輸出部分 2 1〜阻抗控制端子
404042 五、發明說明(5) 23 ~ 脈衝輸入端子 2 4〜資料輸入端子 25 輸出端子 1 0 1 ~ 電位 1 0 2〜比較結果信號 1 0 3〜計數時鐘信號 1 0 4 _ 1 0 6〜編碼化之輸出 1 0 7〜類比控制信號 1 0 8 ~ 輸入資料信號 R 1 4〜電阻 V c c〜電源線 Z ~ 輸出阻抗 W 1 2、W 1 3、W 1 9、W 2 0〜閘極寬度 【較佳實施例之說明】 現在將參考附圖更加詳細地說明本發明,其中,在所 有的圖示中,相似的組成元件係以相似的參考符號標示。 參見圖2,依據本發明之實施例的一種輸出緩衝電路 具有:一提升部1 1、一比較器1 5、一阻抗控制部分(包含 一升/降計數器1 6與一 D / A轉換器1 7 )、以及一輸出部分 18 ° 提升部1 1具有一對nMOS電晶體1 2與1 3,串聯連接於一 電源線V c c與一阻抗控制端子2 1之間。一外部電阻1 4係連 接於阻抗控制端子2 1與接地端之間,而在半導體裝置之晶 片外部,包含此輸出緩衝電路。比較器1 5將V c c / 2之參考
^04042 五、發明說明(6) 二ϋ ί人至11較器15之非反相輸人端)與阻抗控制端子 . 至1比^父器15之反相輸入端)之電壓作比較,以輸出 ^ ^ e比較器1 5所得之比較結果的結果信號1 0 2。升/降計 ini接收比較結果信號102與一計數時鐘信號1〇3(由一 日’里Ί入端子2 3所提供),並基於比較器1 5之比較結果之 加方向’以計算計數時鐘信號1 0 3之時鐘脈衝。 ,/ A轉換器1 7轉換升/降計數器1 6之輸出碼1 0 4至1 0 6, 以傳送一類比控制信號〗〇7。在提升部1丨之—〇3電晶體j 3 會接收類比控制信號107 ’而nMOS電晶體12之閘極係連接 至η Μ 0 S電晶體1 2之汲極,以實現—主動電阻。輸出部分i 8 包含串聯連接於電源線V c c與輪出緩衝電路之輸出端子2 5 間的一對nMOS電晶體丨9與2〇。在輸出部分丨8 inM〇s電晶體 20於其閘極接收類比控制信號丨〇7,而nM〇s電晶體〗9於其 閘極接收經由資料輸入端子24輸入之一輸入資料信號。於 本發明中,個別的nM〇S電晶體1 2、1 3、1 9與20之閘極寬度 W12、W13、W19 與 W20,被設計成使 W13 :W12 = W20 :W19。 輸入資料信號108之高位準係等於Vcc。 圖3顯示圖2之輸出緩衝電路之時序圖。在比較器Η 中’阻抗控制端子2 1之電位1 0 1係對參考電位v c c / 2作比 較’用以在當電位1 0 1低於V c c / 2時之初始時間間隔期間輸 出一高位準。基於比較器15之輸出102之高位準,升/降計 數器1 6漸增計數時鐘信號1 0 3之時鐘脈衝。升/降計數器j 6 之編碼化之輸出1 0 4至1 0 6,係於D / A轉換器1 7被轉換成一 類比控制信號1 0 7。 、
第10頁 404042 五、發明說明(7) 類比控制信號1 07(輸入至提升部1 1之nMOS電晶體1 3之 閘極)會提南η Μ 0 S電晶體1 3之0 N電流,措以與類比控制信 號107之提高量成正比的方式提升阻抗控制端子21之電位 1 0 1。在阻抗控制端子2 1之電位1 0 1變成高於V c c / 2之後, 比較器1 5基於升/降計數器1 6而漸減計數時鐘信號之一個 時鐘脈衝,以傳送一低位準信號,這會使類比控制信號 1 0 7降低一個數量,此數量係為對應至從升/降計數器1 6而 來之編碼化資料的一個位元。然後,η Μ 0 S電晶體1 3會減少 其0 Ν電流,以降低阻抗控制端子2 1之電位1 0 1,這會使比 較器1 5之輸出反相。因此,當阻抗控制端子2 1之電位1 0 1 交替地電位上升與下降一個數量時實質上維持於Vcc/2, 其中,該升降數量係對應至升/降計數器1 6之編碼化計數 資料的一個位元。 於此情況下,輸出緩衝電路維持於一種穩定狀態,於 其中,類比控制信號1 0 7亦交替地電位上升與下降一個數 量(該升降數量係對應至升/降計數器1 6之編碼化計數資料 的一個位元)。且於其中,提升部1 1之所有0 N電阻係實質 上等於外部電阻1 4之電阻,此外部電阻1 4係連接於具有輸 出緩衝電路之半導體裝置晶片外部。此外,只要由nMOS電 晶體1 9之閘極所接收的輸入資料信號1 0 8是位於一高位 準,類比控制信號1 07會提高/降低nMOS電晶體20之0N電 流。 在阻抗控制端子2 1之電位1 0 1維持實質上等於V c c / 2之 後,此構造(於其中,W13 :W12 = W20 :W19)會在nMOS電晶
404042 五'發明說明(8) 體1 3與20之閘極間提供一相等電位、在nMOS電晶體1 3與20 之源極間提供一相等電位、以及在η Μ 0 S電晶體1 3與2 0之汲 極間提供一相等電位。於此情況下,在輸出緩衝電路之輸 出端子25的輸出阻抗Ζ可表示為: Z=R14 XW13/W20 其中,R 1 4為外部電阻1 4之電阻值。 因此,基於外部電阻1 4之電阻值R 1 4的選擇,輸出阻 抗Z可被調整或選擇。與圖1之習用之輸出缓衝電路比較而 言,本實施例之輸出緩衝電路在提升部1 1與輸出部分1 8具 有一較簡單的構造。此外,資料輸入端子24僅連接至nMOS 電晶體1 9之閘極,可獲得較小之寄生電容,這會提較高的 信號傳輸速度。 雖然上述實施例僅以例子說明,但是本發明並未受限 於上述實施例。對於熟習本項技藝者,在不背離本發明之 範圍下,仍可由本發明做出各種不同的修改或變化。
第12頁
Claims (1)
- 丨公’告息04G42 \_____j______ \ 一 一一•-一. w一**** 六一rfi青蓴利範圍 1 . 一種輸出緩衝電路,包含: 一阻抗控制端子; 一提升部,連接於該阻抗控制端子與一第一電源線之 間,用以控制該阻抗控制端子之電位; 一比較器,用以將一參考電位與該阻抗控制端子之電 位作比較,以輸出一比較結果信號; 一阻抗控制部分,用以接收該比較結果信號,藉以基 於該阻抗控制端子之電位而輸出一類比控制信號;以及 一輸出部分,連接於該第一電源線與一輸出端子之 間,用以接收一輸入資料信號,以將該輸出端子連接至該 第一電源線,藉以基於該輸入資料信號而輸出一輸出資料 信號,該類比控制信號係控制該提升部與該輸出部分兩者 之導通電阻。 2. 如申請專利範圍第1項之輸出緩衝電路,其中,該 參考電位係為該第一電源線電位的一半。 3 . 如申請專利範圍第1項之輸出缓衝電路,其中該阻 抗控制部分包含: 一升/降計數器,用以基於比較結果信號而計算一計 數時鐘信號之時鐘脈衝;以及 一 D / A轉換器,用以轉換由該升/降計數器之計數結果。 4.如申請專利範圍第3項之輸出緩衝電路,其中,當 該阻抗控制端子之電位低於該參考電位時,該升/降計數 器會漸增計數該計數時鐘信號之時鐘脈衝;當該外部控制 端子之電位高於該參考電位時,該升/降計數器會漸減計第13頁 404G42 六、申請專利範圍 數該計數時鐘信號之時鐘脈衝。 5 .如申請專利範圍第1項之輸出緩衝電路,更包含一 外部電阻,連接於該阻抗控制端子與一第二電源線之間。 6 . 如申請專利範圍第1項之輸出緩衝電路,其中,該 提升部包含串聯連接之第一與第二電晶體,該第一電晶體 具有一連接至其源極的閘極,用以實現一主動電阻,該第 二電晶體具有一閘級,用以接收該類比控制信號。 7. 如申請專利範圍第6項之輸出緩衝電路,其中該輸 出部分包含串聯連接之第三與第四電晶體,該第三電晶體 具有一閘極,用以接收該輸入資料信號,該第四電晶體具 有一閘極,用以接收類比控制信號。 8 . 如申請專利範圍第7項之輸出緩衝電路,其中,該 第一至第四電晶體具有個別的閘極寬度Wl 、W2、W3與W4, 且具有W 2 : W 1 = W 4 : W 3之關係。第14頁
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9355068A JPH11186896A (ja) | 1997-12-24 | 1997-12-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW404042B true TW404042B (en) | 2000-09-01 |
Family
ID=18441752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW087121704A TW404042B (en) | 1997-12-24 | 1998-12-24 | Output buffer circuit having a variable output impedance |
Country Status (5)
Country | Link |
---|---|
US (1) | US5973520A (zh) |
JP (1) | JPH11186896A (zh) |
KR (1) | KR100304683B1 (zh) |
CN (1) | CN1221217A (zh) |
TW (1) | TW404042B (zh) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100213241B1 (ko) * | 1997-06-23 | 1999-08-02 | 윤종용 | 데이터 입출력 회로 및 데이터 입출력 방법 |
JP2000196435A (ja) * | 1998-12-25 | 2000-07-14 | Nec Corp | 出力バッファ回路 |
KR100410978B1 (ko) * | 2000-05-24 | 2003-12-18 | 삼성전자주식회사 | 반도체 메모리 장치의 임피이던스 매칭회로 |
KR100391148B1 (ko) | 2000-11-02 | 2003-07-16 | 삼성전자주식회사 | 프로그래머블 임피던스 제어회로 및 방법 |
US7888962B1 (en) * | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
JP4757623B2 (ja) * | 2005-12-21 | 2011-08-24 | パナソニック株式会社 | 電源回路 |
JP2007336119A (ja) * | 2006-06-14 | 2007-12-27 | Nec Electronics Corp | 半導体装置、及びインピーダンス制御方法 |
JP2009171414A (ja) * | 2008-01-18 | 2009-07-30 | Oki Semiconductor Co Ltd | 駆動回路 |
KR100925390B1 (ko) * | 2008-04-11 | 2009-11-09 | 주식회사 하이닉스반도체 | 반도체 집적회로의 드라이버 저항값 조정 장치 및 방법 |
KR101143468B1 (ko) | 2010-05-31 | 2012-05-11 | 에스케이하이닉스 주식회사 | 반도체 집적 회로 |
JP6127828B2 (ja) * | 2013-08-09 | 2017-05-17 | 富士通株式会社 | 信号伝送回路および半導体集積回路 |
JP2021185650A (ja) | 2020-05-25 | 2021-12-09 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | インピーダンスキャリブレーション回路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59126307A (ja) * | 1983-01-10 | 1984-07-20 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ増幅器 |
JPH04154216A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 半導体集積回路 |
US5347177A (en) * | 1993-01-14 | 1994-09-13 | Lipp Robert J | System for interconnecting VLSI circuits with transmission line characteristics |
US5410267A (en) * | 1993-09-24 | 1995-04-25 | Intel Corporation | 3.3 V to 5 V supply interface buffer |
JP3189546B2 (ja) * | 1993-12-28 | 2001-07-16 | 株式会社日立製作所 | 送受信回路 |
JPH07221624A (ja) * | 1994-02-04 | 1995-08-18 | Hitachi Ltd | 入出力インタフェース回路装置 |
US5559447A (en) * | 1994-11-17 | 1996-09-24 | Cypress Semiconductor | Output buffer with variable output impedance |
US5606275A (en) * | 1995-09-05 | 1997-02-25 | Motorola, Inc. | Buffer circuit having variable output impedance |
JP2790117B2 (ja) * | 1996-03-26 | 1998-08-27 | 日本電気株式会社 | Cmos装置 |
-
1997
- 1997-12-24 JP JP9355068A patent/JPH11186896A/ja active Pending
-
1998
- 1998-12-23 US US09/219,350 patent/US5973520A/en not_active Expired - Fee Related
- 1998-12-24 TW TW087121704A patent/TW404042B/zh not_active IP Right Cessation
- 1998-12-24 KR KR1019980058332A patent/KR100304683B1/ko not_active IP Right Cessation
- 1998-12-24 CN CN98111751A patent/CN1221217A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
JPH11186896A (ja) | 1999-07-09 |
CN1221217A (zh) | 1999-06-30 |
US5973520A (en) | 1999-10-26 |
KR19990063446A (ko) | 1999-07-26 |
KR100304683B1 (ko) | 2001-09-29 |
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Legal Events
Date | Code | Title | Description |
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GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |