JP2730239B2 - 高速パルス発生回路 - Google Patents
高速パルス発生回路Info
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- JP2730239B2 JP2730239B2 JP34423589A JP34423589A JP2730239B2 JP 2730239 B2 JP2730239 B2 JP 2730239B2 JP 34423589 A JP34423589 A JP 34423589A JP 34423589 A JP34423589 A JP 34423589A JP 2730239 B2 JP2730239 B2 JP 2730239B2
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- Japan
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- rtd
- voltage
- generation circuit
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、共鳴トンネルダイオードを用いた高速パル
ス発生回路の改良に関するものである。
ス発生回路の改良に関するものである。
＜従来の技術＞ 高速のサンプリングを行うためには高速の立上がりま
たは立ち下がりの電圧パルスが必要とされる。
たは立ち下がりの電圧パルスが必要とされる。
第４図は共鳴トンネルダイオード（Resonant Tunnell
ing Diode,以下RTDと呼ぶ）の電流電圧特性を示す特性
曲線図、第５図はその動作を説明するための回路図であ
る。第４図においてVp,Vvはそれぞれ負性抵抗特性のピ
ーク電圧およびバレイ電圧、Ipはピーク電流である。電
圧Vsが0Vから徐々に上昇してゆくと、抵抗Ｒによって決
まる負荷直線は第４図の１のように引かれ、RTD D0の
電圧と電流はａ点となる。さらにVsが上がって行くにし
たがって負荷直線も上方に移動し、２の負荷直線に達す
ると、RTD D0の電圧はｂ点からｃ点へ急速に増加す
る。このｂ点からｃ点への変化は非常に速いため、これ
を利用して立上がりの非常に速いパルス電圧を作ること
ができる。
ing Diode,以下RTDと呼ぶ）の電流電圧特性を示す特性
曲線図、第５図はその動作を説明するための回路図であ
る。第４図においてVp,Vvはそれぞれ負性抵抗特性のピ
ーク電圧およびバレイ電圧、Ipはピーク電流である。電
圧Vsが0Vから徐々に上昇してゆくと、抵抗Ｒによって決
まる負荷直線は第４図の１のように引かれ、RTD D0の
電圧と電流はａ点となる。さらにVsが上がって行くにし
たがって負荷直線も上方に移動し、２の負荷直線に達す
ると、RTD D0の電圧はｂ点からｃ点へ急速に増加す
る。このｂ点からｃ点への変化は非常に速いため、これ
を利用して立上がりの非常に速いパルス電圧を作ること
ができる。
＜発明が解決しようとする課題＞ しかしながら、上記のRTDの立上がりの速さも数ps程
度が限界となる。すなわち、RTDの等価回路を第６図で
示すと、ｂ点からｃ点への変化の速さはRTDの容量Ｃ（V
d）とこれを充電するピーク電流Ipで決定される。ピー
ク電流Ipは電流源出力Id（Vd）がとる１つの値である。
Rsは等価直列抵抗である。ここでピーク電流Ipが小さい
と充電時間が長くなるため立上がりが遅くなり、RTDの
結晶構造を変えずにピーク電流Ipを大きくするとRTDの
寸法が大きくなって容量Ｃ（Vd）が大きくなるので、や
はり立上がりが遅くなってしまう。したがって数ps/10
〜数psの超高速サンプリング等を行う場合には立上がり
の速度が不十分となる。
度が限界となる。すなわち、RTDの等価回路を第６図で
示すと、ｂ点からｃ点への変化の速さはRTDの容量Ｃ（V
d）とこれを充電するピーク電流Ipで決定される。ピー
ク電流Ipは電流源出力Id（Vd）がとる１つの値である。
Rsは等価直列抵抗である。ここでピーク電流Ipが小さい
と充電時間が長くなるため立上がりが遅くなり、RTDの
結晶構造を変えずにピーク電流Ipを大きくするとRTDの
寸法が大きくなって容量Ｃ（Vd）が大きくなるので、や
はり立上がりが遅くなってしまう。したがって数ps/10
〜数psの超高速サンプリング等を行う場合には立上がり
の速度が不十分となる。
本発明は上記の問題を解決するためになされたもの
で、RTD1個の場合の立上がりよりもさらに高速の立上が
りを行う高速パルス発生回路を実現することを目的とす
る。
で、RTD1個の場合の立上がりよりもさらに高速の立上が
りを行う高速パルス発生回路を実現することを目的とす
る。
＜課題を解決するための手段＞ 本発明に係る高速パルス発生回路はインダクタンス成
分を有し直列に接続する複数の伝送素子と、この伝送素
子の初段の一端に電圧信号を印加する電圧発生回路と、
前記各伝送素子の各他端とコモンの間に接続する複数の
共鳴トンネルダイオードとを備え、伝送素子の最終段の
他端から高速の立上がりまたは立ち下がりで変化する電
圧信号を出力するように構成したことを特徴とする。
分を有し直列に接続する複数の伝送素子と、この伝送素
子の初段の一端に電圧信号を印加する電圧発生回路と、
前記各伝送素子の各他端とコモンの間に接続する複数の
共鳴トンネルダイオードとを備え、伝送素子の最終段の
他端から高速の立上がりまたは立ち下がりで変化する電
圧信号を出力するように構成したことを特徴とする。
＜作用＞ 伝送素子のインダクタンス成分によりRTDの負荷直線
が変化するため、電圧変化が後段へ伝搬するにしたが
い、負性抵抗部分における電圧変化量が増加し、立上が
りまたは立ち下がり時間が短縮される。
が変化するため、電圧変化が後段へ伝搬するにしたが
い、負性抵抗部分における電圧変化量が増加し、立上が
りまたは立ち下がり時間が短縮される。
＜実施例＞ 以下、図面を用いて本発明を詳しく説明する。
第１図は本発明に係る高速パルス発生回路の一実施例
を示す構成ブロック図である。Vsは比較的緩かな立上が
り電圧を発生するための信号源、Rinはその一端が信号
源Vsの一端に接続しRTDの動作点を決めるための直列抵
抗である。信号源Vsおよび直列抵抗Rinは電圧発生回路
を構成する。Z1〜Znは伝送線路の各部分からなる複数の
伝送素子で、それぞれがインダクタンス成分を有し直列
接続する。V1〜Vnは各伝送素子Z1〜Znの端子電圧を示
す。初段の伝送素子Z1の一端は直列抵抗Rinの他端に接
続する。各伝送素子Z1〜Znの他端とコモンの間にはRTD
D1〜Dnがそれぞれ接続し、最終段の伝送素子Znの他端
とコモンの間にはさらに負荷抵抗Routが接続する。
を示す構成ブロック図である。Vsは比較的緩かな立上が
り電圧を発生するための信号源、Rinはその一端が信号
源Vsの一端に接続しRTDの動作点を決めるための直列抵
抗である。信号源Vsおよび直列抵抗Rinは電圧発生回路
を構成する。Z1〜Znは伝送線路の各部分からなる複数の
伝送素子で、それぞれがインダクタンス成分を有し直列
接続する。V1〜Vnは各伝送素子Z1〜Znの端子電圧を示
す。初段の伝送素子Z1の一端は直列抵抗Rinの他端に接
続する。各伝送素子Z1〜Znの他端とコモンの間にはRTD
D1〜Dnがそれぞれ接続し、最終段の伝送素子Znの他端
とコモンの間にはさらに負荷抵抗Routが接続する。
上記のような構成の高速パルス発生回路の動作を第２
図のRTDの電流電圧特性および第３図のRTDの端子電圧の
タイムチャートを用いて次に説明する。第１図の回路で
Vsが0Vから上昇してゆくと、Vs,Rin,Z1およびRTD D1の
特性で決まる初段のRTD D1の動作点が第２図の過度的
な負荷直線３上のｄ点からｅ点に急速に変化する。この
ときの変化の速度は第６図の等価回路におけるRTDの容
量Ｃ（Vd）をｄ点とｅ点の電流の差で放電する時間で決
まるので、ピーク電流Ipの大きさに依存する。伝送素子
における遅延で、RTD D1がｄ点からｅ点への変化を終
えた状態で、２段目のRTD D2も同様に変化しようとす
る。信号源VsはD1のピーク電流Ipの制限を受け、Ip以上
の電流を流せないでいたが、V1がｅ点に変化したため、
ピーク電流Ipの制限を受けない電流を流せることにな
る。その結果、D2の端子電圧V2がｄ点からｅ点に変化す
るときには、ピーク電流Ipに制限されない電流で容量Ｃ
（Vd）を放電させることができ、１段目より速い変化と
なる。したがってRTDを複数段経過してゆくと、後段ほ
ど立上がり時間は短くなり、最終的にRTDの容量で決ま
る立上がり時間迄短縮される。さらに伝送線路の各部分
Z1〜Znはインダクタンス成分を有するので、立上がりが
速くなるほどインピーダンスが大きくなり、後段へ行く
ほど、第２図の４に示すように過度的な負荷直線の傾き
が緩かになる。負荷直線４でｆ点からｇ点への電圧変化
はａ点からｅ点への電圧変化より大きいので、後段へ行
くほど出力電圧の立上がりの速い部分が大きく成長して
ゆく。第３図はこの様子を示す図で、（Ａ）（Ｂ）
（Ｃ）はそれぞれ1,2,n段目のRTD D1,D2,Dnの端子電圧
V1,V2,Vnの変化を示し、ΔV1,ΔV2,ΔVnは各RTDで急速
に立上がる部分を示す。最終段のRTD Dnからは立上が
り時間の非常に短縮された信号Voutが出力される。
図のRTDの電流電圧特性および第３図のRTDの端子電圧の
タイムチャートを用いて次に説明する。第１図の回路で
Vsが0Vから上昇してゆくと、Vs,Rin,Z1およびRTD D1の
特性で決まる初段のRTD D1の動作点が第２図の過度的
な負荷直線３上のｄ点からｅ点に急速に変化する。この
ときの変化の速度は第６図の等価回路におけるRTDの容
量Ｃ（Vd）をｄ点とｅ点の電流の差で放電する時間で決
まるので、ピーク電流Ipの大きさに依存する。伝送素子
における遅延で、RTD D1がｄ点からｅ点への変化を終
えた状態で、２段目のRTD D2も同様に変化しようとす
る。信号源VsはD1のピーク電流Ipの制限を受け、Ip以上
の電流を流せないでいたが、V1がｅ点に変化したため、
ピーク電流Ipの制限を受けない電流を流せることにな
る。その結果、D2の端子電圧V2がｄ点からｅ点に変化す
るときには、ピーク電流Ipに制限されない電流で容量Ｃ
（Vd）を放電させることができ、１段目より速い変化と
なる。したがってRTDを複数段経過してゆくと、後段ほ
ど立上がり時間は短くなり、最終的にRTDの容量で決ま
る立上がり時間迄短縮される。さらに伝送線路の各部分
Z1〜Znはインダクタンス成分を有するので、立上がりが
速くなるほどインピーダンスが大きくなり、後段へ行く
ほど、第２図の４に示すように過度的な負荷直線の傾き
が緩かになる。負荷直線４でｆ点からｇ点への電圧変化
はａ点からｅ点への電圧変化より大きいので、後段へ行
くほど出力電圧の立上がりの速い部分が大きく成長して
ゆく。第３図はこの様子を示す図で、（Ａ）（Ｂ）
（Ｃ）はそれぞれ1,2,n段目のRTD D1,D2,Dnの端子電圧
V1,V2,Vnの変化を示し、ΔV1,ΔV2,ΔVnは各RTDで急速
に立上がる部分を示す。最終段のRTD Dnからは立上が
り時間の非常に短縮された信号Voutが出力される。
このような構成の高速パルス発生回路によれば、伝送
線路とRTDが交互に接続することにより、RTD単体の場合
以上に短縮された立上がり時間の電圧信号を発生するこ
とができる。
線路とRTDが交互に接続することにより、RTD単体の場合
以上に短縮された立上がり時間の電圧信号を発生するこ
とができる。
また抵抗Rinの値が小さくてもインダクタンスの効果
で負荷線が寝るため出力が増える。すなわちRinによら
ず出力電圧をRTDの電流電圧特性で決まる最大値迄増大
することができる。
で負荷線が寝るため出力が増える。すなわちRinによら
ず出力電圧をRTDの電流電圧特性で決まる最大値迄増大
することができる。
なお上記の実施例において、RTDは基本的に特性が対
称なので、バイアス電圧等を逆極性にすることによりパ
ルス信号の立下がりを高速化することができる。
称なので、バイアス電圧等を逆極性にすることによりパ
ルス信号の立下がりを高速化することができる。
また第１図の伝送素子Z1〜Znとして伝送線路の各部分
を用いる代りに、個別のインダクタンス素子を用いても
よい。
を用いる代りに、個別のインダクタンス素子を用いても
よい。
＜発明の効果＞ 以上述べたように本発明によれば、RTD1個の場合の立
上がりよりもさらに高速の立上がりの信号を発生する高
速パルス発生回路を簡単な構成で実現することができ
る。
上がりよりもさらに高速の立上がりの信号を発生する高
速パルス発生回路を簡単な構成で実現することができ
る。
第１図は本発明に係る高速パルス発生回路の一実施例を
示す構成ブロック図、第２図は第１図装置の動作を示す
説明図、第３図は第１図装置の動作を示すタイムチャー
ト、第４図はRTD単体の動作を示す説明図、第５図はRTD
単体を使用した従来の高速パルス発生回路を示す回路
図、第６図はRTDの等価回路図である。 D1〜Dn……共鳴トンネルダイオード、Z1〜Zn……伝送素
子、Vs……電圧発生回路。
示す構成ブロック図、第２図は第１図装置の動作を示す
説明図、第３図は第１図装置の動作を示すタイムチャー
ト、第４図はRTD単体の動作を示す説明図、第５図はRTD
単体を使用した従来の高速パルス発生回路を示す回路
図、第６図はRTDの等価回路図である。 D1〜Dn……共鳴トンネルダイオード、Z1〜Zn……伝送素
子、Vs……電圧発生回路。
Claims (1)
- 【請求項１】インダクタンス成分を有し直列に接続する
複数の伝送素子と、この伝送素子の初段の一端に電圧信
号を印加する電圧発生回路と、前記各伝送素子の各他端
とコモンの間に接続する複数の共鳴トンネルダイオード
とを備え、伝送素子の最終段の他端から高速の立上がり
または立ち下がりで変化する電圧信号を出力するように
構成したことを特徴とする高速パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34423589A JP2730239B2 (ja) | 1989-12-29 | 1989-12-29 | 高速パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34423589A JP2730239B2 (ja) | 1989-12-29 | 1989-12-29 | 高速パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204221A JPH03204221A (ja) | 1991-09-05 |
| JP2730239B2 true JP2730239B2 (ja) | 1998-03-25 |
Family
ID=18367676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34423589A Expired - Fee Related JP2730239B2 (ja) | 1989-12-29 | 1989-12-29 | 高速パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730239B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4809266B2 (ja) * | 2007-02-26 | 2011-11-09 | 富士通株式会社 | 非線形伝送線路を利用したインパルス発生器 |
| JP5200053B2 (ja) * | 2010-04-26 | 2013-05-15 | 幸治 越智 | パルス発生器、パルス整形方法 |
-
1989
- 1989-12-29 JP JP34423589A patent/JP2730239B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03204221A (ja) | 1991-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071219 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20081219 |
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| LAPS | Cancellation because of no payment of annual fees |