KR20070088563A - 신규한 클럭 승압 방식을 사용하는 저전압 ｃｍｏｓ 스위치 - Google Patents

Abstract

본 발명은 서브-마이크론 CMOS 프로세스를 사용하여 설계된 집적 회로에서 사용ehlms CMOS 스위치의 게이트 전압들을 승압(boosting)하기 위한 방법 및 장치에 관한 것이다. CMOS 스위치는 Vin 및 Vout 노드들에 결합되고 PMOS 및 NMOS 게이트들을 구비한다. 2개의 승압 회로들이 각각 PMOS 및 NMOS 게이트들에서 전압을 변경하기 위해 사용된다. NMOS 게이트에서의 전압은 V_DD로부터 V_DD+(k×V_DD)로 승압된다. PMOS 게이트에서의 전압은 V_GND로부터 V_GND-(k×V_GND)의 값으로 감압된다. 인자 k는 V_DD 가 각각의 PMOS 및 NMOS 트랜지스터들의 임계 전압들에 대한 절대값들의 합에 도달한 경우에도 Vout가 Vin= V_GND 내지 V_DD의 전체 범위에서 샘플링될 수 있도록 선택된다.

Description

신규한 클럭 승압 방식을 사용하는 저전압 ＣＭＯＳ 스위치{LOW-VOLTAGE CMOS SWITCH WITH NOVEL CLOCK BOOSTING SCHEME}

관련된 출원들

본 출원은 2004년 9월 3일에 제출된 미국 임시 출원 60/606,942에 우선권을 청구한다.

본 발명은 반도체 기술에 관한 것이며, 특히 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS) 디바이스들을 위한 클럭 승압 방식에 관한 것이다.

CMOS 반도체 제작 기술들은 트랜지스터들의 형태 인자가 점차 작아지도록 개선되고 있다. 예를 들어, 서브-마이크론 CMOS 프로세스는 다수의 소비자용 전자 시스템들에서 실리콘 디바이스의 제작을 위한 주류가 되고 있다. 트랜지스터의 사이즈가 작아질수록 단일 다이(die)에 더 많은 기능들이 배치되며, 전력 필요량이 감소되고, 집적 회로 디바이스의 운영 주파수들을 증가된다. 증가되는 주파수들은 부분적으로 서브-마이크론 트랜지스터들과 연관된 더 작은 게이트 커패시턴스 뿐만아니라 더 낮은 공급 전압 스윙으로 인한 것이다.

트랜지스터들의 전력 손실 한계들 및 다른 신뢰도는 일반적으로 서브-마이크 론 CMOS 프로세스들을 통합하는 집적 회로들을 위해 더 낮은 공급 전압들의 사용을 필요로 한다. 예를 들어, 너무 높은 정규 공급 전압으로 인해 더 높은 전류가 발생하며, 그 결과 에너지 손실은 시간에 따라 상기 최소형 트랜지스터들에 부과되고, 결과적으로 기능의 저하를 가져올 것이다. 따라서, 회로 설계자들은 일반적으로 서브-마이크론 CMOS 프로세스들을 사용하는 회로들을 위한 아날로그 및 디지털 집적 회로 설계를 수행할 때 낮은 공급 전압들(LSV)에 의존한다.

LSV의 사용은 더 낮은 전압들을 사용하는 것과 관련된 더 낮은 전력 손실 및 트랜지스터의 구조적 보전성의 보존으로 인해 디지털 집적 회로의 운영에 있어 상당한 장점을 제공한다. 이와 반대로 서브-CMOS 프로세스에서 설계된 아날로그 회로들에 대하여 LSV를 사용하는 것은 확실한 도전이다. 상기 도전은 예를 들면 스위칭 커패시터("SC") 회로들과 관련하여 시도된다. 종종 하나 또는 그 이상의 스위치들은 샘플링 커패시터들의 단 이전의 신호 경로에 존재한다. LSV를 사용하여 레일-투-레일(rail-to-rail) 전압을 커버하는 스위칭 커패시터 회로들과 같은 다양한 아날로그 회로들에서의 스위치에 대하여 강하게 요구된다. 공급 전압이 매우 낮은 경우에, 신호 경로 상의 전압은 스위치(들)이 플로팅되거나(float) 적절히 동작하지 못하게 한다. 상기 경우에, 신호 경로 상의 입력 전압의 확실한 값들에 대하여, 플로팅 스위치들은 입력 신호가 샘플링되는 것을 차단할 수 있다.

상기와 같은 문제점의 일 예가 도 1 및 도 3에 도시된다. 도 3은 NMOS 트랜지스터(301)와 PMOS 트랜지스터(302)를 구비한 CMOS 스위치의 기본 예를 도시한다. 커패시터 C(304)는 신호 경로의 출력 Vout에서 샘플링 커패시터를 표시한다. 입력 전압 Vin은 301에서 신호 경로에 인가된다. 스위치(306)는 이상적인 샘플링 스위치를 표시한다. 이상적인 스위치는 CMOS 스위치의 성능을 증명하며, 게이트 또는 적분기 단들과 같은 후속 회로들이 상기 설명을 위해 무시될 수 있는 스위치를 말한다. 명확함과 간단함을 위해 커패시터(304)와 이상적인 스위치(306)가 사용되지만, 신호 경로는 임의의 수의 스위칭 커패시터들 또는 다른 아날로그 구성요소들 또는 회로들을 포함할 수 있다.

CMOS 스위치가 Vin이 V_GND로부터 V_DD로, 또는 그 반대로 진행하는 범위를 통해 Vout에서 신호 Vin을 샘플링 커패시터(304)에 제공하는 것은 바람직하다. 즉, Vin의 값이 무엇이든지 간에, CMOS 스위치(트랜지스터들(300 및 302)을 구비하는)는 특정 환경들에서 신호의 유도를 허용하도록 구성되어야 한다. 그러나, 전원이 매우 낮은 경우에, Vin의 진폭의 범위는 스위치의 출력이 유도할 수 없고 신호가 샘플링 될 수 없는 범위에서 존재할 수 있다. 예를 들면, 공급 전압 V_DD이 NMOS 트랜지스터(300) 및 PMOS 트랜지스터(302)의 임계 전압들의 합, 즉 (｜V_{th ,p}｜+V_{th ,n}) 미만인 경우에, Vout의 샘플링은 Vin의 전체 신호 스윙을 통해 달성될 수 없다. 상기와 같은 상황은 특히 스위칭-커패시터 및 다른 아날로그 애플리케이션들에서 서브-마이크론 제작 프로세스들을 사용하는 CMOS 아날로그 집적 회로들에서 가장 큰 단점을 보여준다.

도 1은 입력 전압 Vin의 함수로서(도 3에 도시) NMOS, PMOS 및 CMOS 스위치들의 컨덕턴스들을 도시한다. 도면(100)은 입력 전압 Vin(노드 301)의 함수로서 트랜지스터(300)의 컨덕턴스 g_ds의 그래프를 도시한다. 도면(110)은 입력 전압 Vin의 함수로서 컨덕턴스 g_ds의 그래프를 도시한다. 도면(112)은 Vin의 함수로서 CMOS 스위치(즉, 트랜지스터(300 및 302)) 결과적인 그래프를 도시한다.

도면들(100 및 110)에 의해 도 1에 도시된 것과 같이, 각 도면에서 점선의 수직 라인(114)으로 표시된 전원 전압 V_DD의 크기는 2개의 트랜지스터들 V_{th ,n}(도면 100) 및 V_{th ,p}(도면 110)의 임계 전압들의 합 미만이다. CMOS 스위치의 컨덕턴스를 신호로 고려할 때, Vin은 V_GNS로부터 V_DD까지 변화한다. 또한, 설명을 위해 Φ_nmos=V_DD 이고 Φ_pmos=V_GND 라고 가정하자. 도 3의 Vin(301)이 V_GND와 동일하면, 트랜지스터(300)의 게이트-소스 전압은 V_DD>V_{th ,n} 이며, 따라서 트랜지스터(300)는 도면(100)에 도시된 것과 같이 최대 컨덕턴스 g_ds에서 완전하다.

도면(100)의 Vin이 더 증가할수록, NMOS 트랜지스터(300)의 게이트-소스 전압은 임계 전압 V_{th ,n}으로 접근하고, 따라서 트랜지스터(300)를 통한 드레인 전류 및 컨덕턴스 g_ds는 감소한다. Vin이 V_dd-V_{th ,n}의 값에 도달하면, 트랜지스터(300)의 게이트-소스 전압은 임계 전압과 동일하고, 트랜지스터(300)의 컨덕턴스 g_ds는 트랜지스터(300)가 턴-오프 되면 제로에 도달한다. 트랜지스터(300)는 도 1의 도면(100)에 도시된 것과 같이 Vin이 V_DD로 증가할 때까지 턴-오프를 유지한다.

도 1의 도면(110)은 동일한 회로와 동일한 환경에서 PMOS 트랜지스터(302)의 동일한 작용을 도시한다. Vin=V_GND 이면, 트랜지스터(302)는 턴-오프된다. Vin이 PMOS 트랜지스터(302)의 임계값 V_{th ,p}에 도달하면, 트랜지스터(302)는 턴-온되며, 드레인 전류는 트랜지스터(302)로 흐르고, 트랜지스터(302)의 컨덕턴스 g_ds가 증가하기 시작한다. 트랜지스터(302)의 컨덕턴스 g_ds는 Vin=V_DD 인 경우에 최대값에 도달하며, 이는 PMOS 트랜지스터(302)의 게이트-소스 전압이 최대값이 되기 때문이다.

도 1의 도면(112)은 도 3에서 CMOS 스위치의 전체 작용을 도시한다. 도면(112)은 도면(100 및 110)의 중복이다. 도(112)의 설명으로부터, 아날로그 회로 설계에서 LSV를 사용함으로써 발생하는 문제점은 명백하다. 특히, 동작 영역은 CMOS 스위치가 오프인 경우에 존재하며(점선의 수직 라인들(115 및 116)에 의해 표시됨), Vin 신호는 출력에서 샘플링될 수 없다. 상기 도면에서 회로가 동작하지 않는 영역은 하위 경계 Vin=V_DD-V_{th ,n}(라인 115) 및 상위 경계 Vin=V_{th ,p}(라인 116) 사이의 영역으로 결정될 수 있다.

도 3이 회로의 원칙들 및 도 1에 도시된 것과 같은 회로의 작용은 설명을 위한 것이며, 필수적으로 동일한 문제점을 다시 발생하는 다수의 다른 회로들이 구성될 수 있음이 인식될 것이다.

플로팅 스위치들을 턴 온 및 턴 오프하고, LSV를 사용하여 아날로그 회로들에서 레일-투-레일 샘플링을 가능하게 하는 다양한 기술들이 논문에 제안되고 있 다. 상기 기술은 스위칭 트랜지스터들의 게이트 전압들을 2×V_DD로 승압하는 것이다. 또다른 기술은 게이트 전압들을 V_DD+Vin으로 승압하는 것이다. 전자의 기술을 사용할 때, 하나의 승압 회로는 다양한 아날로그 회로들에 제공되도록 요구된다. 그러나 전자의 기술의 가장 큰 단점은 게이트-소스 전압의 기능에 따라 스위치의 저항이 광범위하게 변화한다는 것이다. 특히, V_GS=2V_DD-Vin 이며, 따라서 트랜지스터의 출력 저항은 Vin에 따라 결정된다. 전자의 기술을 사용하는 또다른 단점은 공급 전압의 2배(2×V_DD)가 트랜지스터들의 게이트들에 제공될 때 서브-마이크론 트랜지스터 구조들이 결과적으로 파손된다는 것이다. 부가적으로, 높은 게이트 전압은 원하지 않는 전류들이 흐르도록 하며, 따라서 트랜지스터의 기판을 순방향 바이어싱한다.

후자의 기술을 사용하는 것은 실질적으로 일정한 스위치 저항이 획득될 수 있기 때문에 결과적으로 바람직하다. 즉, 후자의 기술을 사용할 때, V_GS=(V_DD+Vin)-Vin=V_DD 이다. 후자의 기술의 한가지 큰 단점은 집적회로 칩의 아날로그 부분에서 각각의 플로팅 스위치를 위해 승압 회로가 요구된다는 점이다. 상기 기술은 새로운 승압 회로들이 칩 상에 설계되어야 하기 때문에 전체 전압 소비 및 다이의 영역이 모두 증가해야한다.

따라서, 낮은 공급 전압들을 사용하여 레일-투-레일(예를 들면, 전원 대 접지) 전압 스윙들을 커버하면서, 수용할 수 없는 기판 또는 다른 누설을 발생하지 않고 회로 복잡성을 증가시키지 않으며, 신뢰성의 문제점을 제공하지 않는 능력을 가지는 스위칭 커패시터회로들과 유사한 LSV 아날로그 회로 애플리케이션들에서 신뢰성있는 스위칭 메카니즘이 요구된다.

본 발명의 일 양상에서 V_DD 및 V_GND의 전압 소스들을 사용하며, 서브-마이크론 프로세스를 사용하여 설계된 집적 회로에서 사용하기 위한 CMOS 스위치의 공급 전압들을 승압(boosting)하기 위한 회로는, NMOS 트랜지스터에 결합된 PMOS 트랜지스터를 구비하고, PMOS 게이트, NMOS 게이트, 입력 Vin 및 출력 Vout을 가지는 CMOS 스위치, 상기 NMOS 게이트에 결합되며, 상기 NMOS 게이트에서의 전압을 양(V_DD+k×V_DD) 만큼 승압하기 위해 커패시터 비율들과 클럭 신호들을 사용하도록 구성된 제 1 승압 회로, 및 상기 PMOS 게이트에 결합되며, 상기 PMOS 게이트에서의 전압을 양(V_GND-k×V_DD) 만큼 감압하기 위해 커패시터 비율들과 클럭 신호들을 사용하도록 구성된 제 2 승압 회로를 포함하며, 상기 k는 V_GND로부터 V_DD까지의 상기 Vin의 값들에 대하여 Vout에서 샘플링하도록 선택된 인자를 표시한다.

본 발명의 또다른 양상에서, V_DD 및 V_GND의 전압 소스를 사용하며, 서브-마이크론 프로세스를 사용하여 설계된 집적 회로에서 사용하기 위한 CMOS 스위치의 공급 전압을 승압하기 위한 회로는, 입력 및 출력을 구비한 신호 경로, 상기 입력과 상기 출력 사이에서 상기 신호 경로에 결합된 CMOS 스위치, 및 상기 CMOS 스위치의 게이트에 결합되며, 다수의 커패시터들과 트랜지스터들을 구비하는 승압 회로를 포함하며, 상기 다수의 커패시터들의 비율은 상기 게이트에서 상기 전압을 V_GND와 V_DD 사이의 상기 입력의 값들에 대하여 상기 출력을 샘플링하기에 충분한 값으로 승압하도록 구성된다.

본 발명의 또다른 양상에서, 서브-마이크론 CMOS 기술로 설계되고 V_DD 및 V_GND의 전력 소스를 사용하는 집적 회로들에서 사용되며, 출력, 노드, 3개의 게이트 입력들을 구비하는 승압 회로는, 상기 V_DD, 상기 출력 및 상기 3개의 게이트 입력들 중 제 1 입력에 결합되는 제 1 PMOS 트랜지스터, 상기 V_GND, 상기 출력 및 상기 3개의 게이트 입력들 중 제 2 입력에 결합되는 제 1 NMOS 트랜지스터, 상기 출력 및 상기 V_GND에 결합되는 제 1 커패시터, 상기 출력 및 상기 노드에 결합되는 제 2 커패시터, 상기 노드, V_DD 및 상기 3개의 게이트 입력들 중 제 2 입력에 결합되는 제 2 PMOS 트랜지스터, 및 상기 노드, 상기 V_GMD 및 상기 3개의 게이트 입력들 중 제 2 입력에 결합되는 제 2 NMOS 트랜지스터를 포함한다.

본 발명의 또다른 양상에서, CMOS 스위치의 게이트 전압들을 승압하기 위한 방법으로서, 상기 CMOS 스위치는 Vin 및 Vout을 구비하는 신호 경로에 결합되고, PMOS 게이트와 NMOS 게이트를 포함하며, 상기 CMOS 스위치는 V_DD 및 V_GND의 전력 소스 및 서브-마이크론 CMOS 기술로 설계된 집적 회로의 일부분을 사용하며, 상기 방법은, 상기 NMOS 게이트에서 전압 값을 V_DD로부터 V_DD+(k×V_DD)의 값으로 승압하는 단계, 및 상기 PMOS 게이트에서 전압 값을 V_GND로부터 V_GND-(k×V_DD)의 값으로 감압하는 단계를 포함하며, 상기 k는 V_GND로부터 V_DD까지의 상기 Vin의 범위를 상기 Vout에서 샘플링할 수 있도록 선택된다.

본 발명의 또다른 양상에서, CMOS 스위치의 게이트들에서 전압을 승압하기 위한 승압 회로는, 신호 경로, 상기 신호 경로에서 Vin 노드와 Vout 노드를 제공하고, NMOS 및 PMOS 게이트들을 구비하는 CMOS 스위칭 수단, 상기 NMOS 게이트에서 제 1 전압을 V_DD로부터 V_DD+(k×V_DD)의 값으로 승압하는 NMOS 승압 수단, 상기 PMOS 게이트에서 제 2 전압을 V_GND로부터 V_GND-(k×V_DD)의 값으로 감압하는 PMOS 승압 수단, 및 V_GND로부터 V_DD까지의 상기 Vin의 신호를 상기 Vout 노드에서 샘플링하는 수단을 포함한다.

본 발명의 다양한 실시예들은 하기의 도면들을 참조로 하여 상세히 설명된다.

도 1은 NMOS, PMOS, CMOS 스위치들의 컨덕턴스를 입력 전압 Vin의 함수로 도시한 그래프이다.

도 2는 본 발명의 일 실시예에 따라 NMOS, PMOS, CMOS 스위치들의 컨덕턴스를 입력 전압 Vin의 함수로 도시한 그래프이다.

도 3은 CMOS 스위치, 이상적인 스위치, 및 샘플링 커패시터를 포함하는 아날로그 CMOS 트랜지스터이다.

도 4는 본 발명의 일 실시예에 따라 LSV 환경에서 사용되는 NMOS 트랜지스터를 위한 승압 회로이다.

도 5는 본 발명의 일 실시예에 따라 LSV 환경에서 사용되는 PMOS 트랜지스터를 위한 승압 회로이다.

도 6은 본 발명의 일 실시예에 따라 도 4 및 도 5의 승압 회로들에 대한 입력을 도시하는 타이밍 다이어그램들의 집합이다.

도 7a 및 7b는 본 발명의 일 실시예에 따라 도 3의 CMOS 스위치의 저항 R_ON 대 입력 전압 Vin의 그래프이다.

도 8은 본 발명의 일 실시예에 따라 시간 영역에서의 입력 및 출력 파형 및 출력 신호의 푸리에 변환을 도시하는 그래프이다.

첨부된 도면을 참조하여 하기에 설명되는 상세한 설명은 본 발명의 다양한 실시예들이 설명으로서 의도되는 것이며, 본 발명이 실행될 수 있는 실시예들만을 표현하도록 의도되는 것은 아니다. 본 개시물에 설명된 각각의 실시예는 본 발명의 일 예 또는 설명으로만 제공되며, 필수적으로 다른 실시예들에서 바람직하거나 유리한 것으로 간주되어야 할 필요는 없다. 상세한 설명은 본 발명의 현저한 이해를 제공하기 위한 특정 세부 설명들을 포함한다. 그러나, 상기 특정 세부 설명들 없이 본 발명이 실행될 수 있음이 당업자에게 명백할 것이다. 몇몇 경우들에서, 공지된 구성들 및 부품들은 본 발명의 개념들을 모호하게 하는 것을 방지하기 위해 블럭 다이어그램 형태로 도시된다. 약어들 및 다른 기술 용어들은 편의 및 명확함을 위해서만 사용되며, 본 발명의 사상을 제한하지는 않는다.

종래 기술들의 단점들을 제한하며, 아날로그 회로들에서 정규 CMOS 전송 게이트들과 결합될 수 있는 새로운 클럭 승압 방식이 본 명세서에 개시된다. 상기 방식은 다수의 아날로그 NMOS, PMOS 또는 CMOS 집적 회로들에 적용된다. 본 발명의 원칙들에 따라, NMOS 트랜지스터들의 게이트들에서 전압은 MOS 스위치가 LSV를 사용하여 적절히 동작하기에 충분한 크기로 승압된다. 유사하게, PMOS 트랜지스터들의 게이트에서의 전압은 MOS 스위치가 LSV를 사용하여 적절히 동작하기에 충분한 크기로 감압된다. 그러나, 상기 승압된 전압들은 순방향 바이어스가 접합 다이오드로 인가되는 것을 방지하고 서브-마이크론 트랜지스터들의 높은 게이트 전압들과 연관된 신뢰성 문제들이 도입되는 것을 방지하기에 충분히 낮은 전압일 수 있다.

일 실시예에서, NMOS 트랜지스터의 게이트 전압은 값들 V_DD 및 (V_DD+V_DD/2) 사이에서 유지된다. 유사하게, 상응하는 PMOS 트랜지스터의 게이트 전압은 값들 V_GND 및 (V_GND-V_DD/2) 사이에서 유지된다. 상기 방식으로 게이트 전압들을 승압하는 것은 양 (｜V_{th ,p}｜+V_{th ,n}) 미만의 공급 전압들에 대하여 전체 신호 스윙(예를 들면, V_GND로부터 V_DD로)을 통해 입력 신호의 샘플링을 허용한다.

예시적인 구성에서, 도 3의 회로는 본 발명의 개념들이 적용될 CMOS 스위치를 도시한다. 특히, Φ_NMOS의 값은 도 4의 승압 회로를 사용하는 일 실시예에서 승압된다. 유사하게, Φ_PMOS의 값은 도 5의 승압 회로를 사용하여 감압된다. 도 6은 본 발명의 일 실시예에 따라 승압 회로들에 대한 입력들의 그래프를 도시한다.

도 4 및 도 5의 승압 회로들의 실시예들을 설명하기 전에, 도 2에서 본 발명의 승압 기술의 적용과 관련된 장점을 설명한다. 즉, 상기 설명의 몇몇 경우들에서, V_GND=0 이라 가정하며, 상기 가정은 간단함과 명확함을 위한 것이며, V_GND는 또다른 값일 수 있다.

도면(200)은 입력 전압 Vin(301)의 함수로서 NMOS 스위치(300)의 컨덕턴스의 그래프를 도시한다. 도 1에 도시된 스위치 작용의 도면과는 달리, NMOS 스위치의 게이트 Φ_NMOS는 V_DD+(k×V_DD)의 값으로 증가된다. 인자 k는 신뢰성 문제들에 의해 부과된 요건들과 관련하여 특징 프로세스에 기초하도록 선택될 수 있다. 스위치(300)의 컨덕턴스는 Vin=V_GND일 때 최대이다. 그러나, 도 1의 도면(100)과는 달리, 스위치(300)의 컨덕턴스는 Vin=V_GND 내지 Vin=V_DD+(k×V_DD)-V_{th ,n}의 값으로부터 양의 값을 유지한다. Vin=V_DD+(k×V_DD)-V_{th ,n}에서, NMOS 트랜지스터(300)는 턴 오프된다. 도 2의 도면(200)과 도 1의 도면(100)을 비교할 때 승압 회로 방식이 NMOS 스위치(300)가 더 긴 시간 주기 동안 컨덕턴스를 유지하도록 할 수 있음이 명확하다.

도면(202)은 게이트 전압 Φ_PMOS이 V_GND-(k×V_DD)로 감압할 때 PMOS 트랜지스 터(302)의 작용을 도시한다. 트랜지스터(302)는 Vin=V_{th ,p}-(k×V_DD)일 때 유도를 시작하며, Vin=V_DD일 때 최대값에 도달한다. 도 2의 도면(202)과 도 1의 도면(110)을 비교할 때, 승압 방식이 PMOS 스위치(302)가 더 낮은 입력 전압에서 유도를 시작할 수 있도록 하는 것은 명백하다.

도 2의 도면들(200, 202)의 중복이 도면(204)이며, 입력 전압의 함수로서 트랜지스터들(300, 302; 도 3에 도시)에 의해 정의되는 CMOS 스위치의 결과적인 컨덕턴스를 도시한다. 도면(204)에 도시된 것과 같이, Vin=V_GND 내지 V_DD의 범위에서 스위치는 항상 온이다. 결과적으로, 커패시터(304)에서 신호 Vout는 Vin의 임의의 값에서 Φ2를 사용하여 샘플링될 수 있다. 부가적으로, 스위치들(300 및 302)은 신호 경로를 차단하거나 몇몇 다른 요구되는 회로 작용을 용이하게 하기 위해 서로다른 상태들로 변경될 수 있다. 본 발명에 따른 승압 방법이 단일 PMOS 및 NMOS 트랜지스터를 통합하는 스위치에 제한되지 않는 것이 이해될 것이다. 오히려, 본 명세서에 개시된 승압 방식은 본 발명의 사상 내에 있으면서 더 정교한 스위칭 메카니즘들 및 아날로그 회로들에 동일하게 적용될 수 있다.

본 발명에 따른 승압 방식에 의해 집적 회로의 복잡함은 개별 스위치가 적절히 기능하기 위해 자신의 독립적인 회로를 필요로 하는 종래의 부트 스트랩된 스위치들에 비해 실질적으로 감소할 수 있다. 그러나, 본 명세서에 제안된 구조는 대부분의 경우에 클럭 사이클들의 각각에 대하여 단 한번만 설계되어야 한다.

도 4는 본 발명의 일 실시예에 따라 LSV 환경에서 사용되는 NMOS 트랜지스터 를 위한 승압 회로(410)이다. 승압 회로(410)의 기능은 Φ_NMOS의 값을 전술된 것과 같이 V_DD+(k×V_DD)로 승압하는 것이다. 도 4의 노드 Φ_NMOS는 노드 Φ_NMOS 및 따라서 도 3의 트랜지스터(300)의 게이트에 결합될 수 있다. 도 4의 회로는 NMOS 트랜지스터들(402, 408), PMOS 트랜지스터들(400, 406) 및 커패시터들(C1n 및 C2n)을 포함한다. 커패시터 C1n의 하부는 V_GND에 결합되고, 커패시터 C2n의 하부는 트랜지스터(406)의 소스 및 트랜지스터(408)의 드레인과 결합된다. 부가적으로, NMOS 트랜지스터들(402, 408)의 소스 단자들은 V_GND에 결합되고, PMOS 트랜지스터들(400, 406)의 소스 단자는 V_DD에 결합된다. 트랜지스터(400)의 게이트는 Φ3_b로 표시된 입력 신호에 결합된다. 트랜지스터(402)의 게이트는 Φ2로 표시된 입력 신호에 결합된다. 트랜지스터들(406, 408)의 게이트들은 Φ1_b로 표시된 입력 신호에 결합된다. 입력 신호들 Φ1_b, Φ2, Φ3_b은 당업계에 공지된 것과 같은 소프트웨어 또는 표준 디지털 로직 회로들에 의해 몇몇 실시예들에서 발생될 수 있다.

도 5는 본 발명의 일 실시예에 따라 LSV 환경에서 사용되는 PMOS 트랜지스터를 위한 승압 회로(510)이다. 승압 회로(510)의 기능은 전술된 것과 같이 Φ_PMOS의 값을 V_GND로부터 V_GND-(k×V_DD)의 값으로 감압하는 것이다. 도 5의 노드 Φ_PMOS는 노드 Φ_{P M OS}에 결합될 수 있고, 따라서 도 3의 트랜지스터(302)의 게이트에 결합될 수 있다. 도 5의 회로는 NMOS 트랜지스터들(502, 508), PMOS 트랜지스터들(500, 506) 및 커패시터들(C1p 및 C2p)을 포함한다. 커패시터 C1p의 하부는 V_GND에 결합되고, 커패시터 C2p의 하부는 트랜지스터(506)의 소스 및 트랜지스터(508)의 드레인과 결합된다. 트랜지스터들(502, 508)의 소스 단자들은 V_GND에 결합되고, 트랜지스터들(500, 506)의 소스 단자는 V_DD에 결합된다. 트랜지스터(500)의 게이트는 Φ2_b로 표시된 입력 신호에 결합된다. 트랜지스터(502)의 게이트는 Φ3로 표시된 입력 신호에 결합된다. 트랜지스터들(506, 508)의 게이트들은 Φ1로 표시된 입력 신호에 결합된다. 입력 신호들 Φ1, Φ2_b, Φ3은 당업계에 공지된 것과 같은 소프트웨어 또는 표준 디지털 로직 회로들에 의해 몇몇 실시예들에서 발생될 수 있다.

다양한 입력 신호들, 즉 Φ1, Φ2, Φ3, Φ1_b, Φ2_b, Φ3_b의 상태들의 타이밍 다이어그램이 도 6에 도시된다. 상기 디지털 신호들 각각은 V_GND로부터 V_DD로 토글될 수 있고, 표준 디지털 로직 기술들, 소프트웨어 또는 다른 방법들을 사용하여 발생될 수 있다. 도 4의 예시적인 NMOS 클럭 승압 회로 및 도 5의 예시적인 PMOS 클럭 승압 회로의 작용은 도 6에 도시된 입력 신호들 Φ1, Φ2, Φ3, Φ1_b, Φ2_b, Φ3_b과 관련하여 설명된다.

도 3의 CMOS 스위치는 도 4 및 5의 Φ_NMOS 및 Φ_PMOS를 각각 V_GND 및 V_DD로 변경시킴으로써 턴 오프될 수 있다. 이는 Φ2가 활성(상기 예에서 하이)일 때 수행된다. 활성의 Φ2는 도 4 및 6에 도시된 것과 같이 트랜지스터(402)를 통해 접지에 Φ_{N M OS}를 결합한다. Φ2_b는 신호 Φ2의 반전을 표시하며, 따라서 Φ2_b는 Φ2가 하 이일 때마다 로우가 된다. Φ2_b의 로우 값은 Φ_PMOS를 V_DD에 결합한다. 상기 실시예들에 도시된 스위칭 커패시터 회로들에서, 샘플링 클럭 단계는 2로 분할되고, 도 6에 도시되는 것과 같이 Φ1 및 Φ3에 의해 표시된다. Φ3이 활성(하이)이면, 노드 Φ_NMOS 및 Φ_PMOS(각각 도 4 및 도 5)에서 커패시터들의 상부는 각각 V_DD 및 V_GND로 변경된다. Φ3_b는 Φ3의 반전이다. 동시에, C2n(도 4) 및 C2p(도 5)의 하부들은 Φ2 및 Φ3 동안 각각 V_DD 및 V_GND에 결합된다. Φ1_b가 로우이면, C2n(도 4) 및 C2p(도 5)의 하부들은 V_DD 및 V_GND로 각각 스위칭된다. 상기 이후 동작은 Φ_NMOS 및 Φ_{P M OS}(각각 도 4 및 도 5)에서 전압들을

의 인자로 변환하며, 상기 C1 및 C2는 도 4 및 5의 커패시터 값들을 표시한다. 따라서, Φ_NMOS(도 4)에서 승압된 전압은

와 동일하고, Φ_PMOS에서 승압된 전압은

와 동일하다. 비율

은 k의 요구되는 값을 결정하는데 사용될 수 있고, 상기 비율은 정확히 제어될 수 있고 실질적으로 독립적인 프로세스이다.

인자 k를 발생하기 위한 비율들을 생성하는 다른 회로 기술들이 고려될 수 있고, 이는 본 발명의 사상 내에 있다. 임의의 경우에, 인자 k는 스위치 트랜지스터들의 게이트들 또는 다른 단자들에 초과 전압을 배치하지 않도록 충분히 작지만 V_GND 및 V_DD의 전체 범위에서 입력 신호의 유도를 허용하도록 충분히 큰 방식으로 적절한 전압들을 승압/감압하도록 제어될 수 있다. 부가적으로, 개별 단자들에서 승압된 전압들로 인해 게이트들 Φ_NMOS 및 Φ_PMOS에 접속된 스위치들의 기판 단자들에 몇몇 누설이 발생할 수 있지만, 상기 누설은 매우 작고, 샘플링 동작에 영향을 미치지는 않는다. 또한, 상기 누설은 현재의 방법에서와 같이 게이트들에서 전원 전압을 2배로 하여 발생할 수 있는 누설과 비교할 때 실제로는 무시할만하다.

HSPISE를 사용하는 시뮬레이션들은 변수들의 범위에서 성능을 결정하기 위해 도 3, 4, 5의 회로들을 사용하여 수행된다. 시뮬레이션을 위해, 모든 스위치들은 도 3의 이상적인 스위치에 가까운 샘플링 커패시터 C를 제외하고는 실제이다(즉, 비이상적인 특성들이 결합된 MOS 트랜지스터들로 구현된다). 전술된 것과 같이, 이상적인 스위치는 CMOS 스위치의 성능을 입증하기 위해 사용된다. 시뮬레이션들을 위해 사용되는 프로세스는 0.25㎛ CMOS 프로세스이나, 다수의 다른 서브-마이크론 MOS 프로세스가 당업자에 의해 고려될 수 있다.

도 7은 도 3의 CMOS 스위치의 저항 R_ON 대 입력 전압 Vin의 그래프이다. 시뮬레이션은 입력 전압 Vin을 0 내지 V_DD의 값으로 변경하며, CMOS 스위치의 R_ON의 상응하는 값을 계산한다. 도 7a에서, CMOS의 게이트 전압들이 승압된다. 도 7b에 서, 게이트 전압들은 정규 공급 전압들이다. V_DD=1.2 볼트(원형), 1볼트(점), 0.8 볼트(삼각형), 0.6 볼트(사각형) 및 0.55 볼트(마름모)이다. 도 3, 4, 5의 실시예는 V_DD가 1.2 볼트에서 0.55 볼트로 다운하는 것으로 기능하도록 도시되며, 상기 경우에 디바이스 임계 전압들(NMOS/PMOS)의 절대값은 약 0.54 볼트이다. 본 발명의 원칙들에 따라, C1_n, C2_n, C1_p, C2_p 사이의 비율은 CMOS 스위치의 R_ON의 상대적으로 작은 값을 획득하기 위해 최적화될 수 있고, 상기 최적화는 특정 회로 설계와 관련하여 사용되는 공급 전압 및 특정 프로세스에 따라 결정될 것이다. 그러나, 도시된 환경들에서 승압된 전압들은 3×V_DD/2을 초과하지 않는다. CMOS 스위치의 R_ON은 각각 도 7a 및 7b에서 승압된 공급 전압 및 정규 공급 전압에 대하여 도시된다. 상기 구현에서, 최대 R_ON은 승압된 공급 전압들에 대하여 5.3㏀이고, V_DD가 0.6 볼트일 때 490㏀이다. 도 7b에서 확인될 수 있는 것과 같이, 정규 공급 전압을 사용하는 CMOS 스위치는 V_DD 가 1.1 볼트 미만일 때 레일-투-레일 전압의 중심 영역들에서 동작하지 않는다. 이와 반대로, 도 7a에 도시된 것과 같이, 승압되는 방식은 LSV가 개별 디바이스들의 임계값들에 접근하는 경우에도 거의 완벽하다.

도 8은 시간 영역(좌측 그래프)에서 입력 및 출력의 시뮬레이션 결과들 및 출력 신호의 푸리에 변환(주파수 영역, 우측 그래프)의 그래프이다. 상기 도면에서, 설명을 위해 클럭 주파수는 2㎒인 것으로 선택되고, 신호 주파수는 20㎑인 것으로 선택된다. 공급 전압은 0.6 볼트이고, 전체 신호 스윙은 0볼트에서 0.6 볼트 로 제공된다. C1 및 C2(도 4 및 도 5)는 100 pF로 세팅되고, C(도 3)은 1pF로 도시된다. CMOS 스위치에 대한 디바이스들의 비율들은 12/0.3㎛로 세팅된다. 다른 비임계 스위치들은 4/0.3㎛로 선택된다. 의사 자유 동적 범위(Spurious-free-dynamic range)는 90dB이다.

개시된 실시예의 전술된 설명은 당업자가 본 발명을 구현하고 이용하기에 용이하도록 하기 위하여 제공되었다. 이들 실시예에 대한 여러 가지 변형은 당업자에게 자명하며, 여기서 한정된 포괄적인 원리는 본 발명의 사용 없이도 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 설명된 실시예에 한정되는 것이 아니며, 여기에 개시된 원리 및 신규한 특징에 나타낸 가장 넓은 범위에 따른다.

Claims (31)

1. V_DD 및 V_GND의 전압 소스들을 사용하며 서브-마이크론 프로세스를 사용하여 설계된 집적 회로에서 사용하기 위한 CMOS 스위치의 공급 전압들을 승압(boosting)하기 위한 회로로서,

   NMOS 트랜지스터에 결합된 PMOS 트랜지스터를 구비하고, PMOS 게이트, NMOS 게이트, 입력 Vin 및 출력 Vout을 가지는 CMOS 스위치;

   상기 NMOS 게이트에 결합되며, 상기 NMOS 게이트에서의 전압을 양(V_DD+k×V_DD) 만큼 승압하기 위해 커패시터 비율들과 클럭 신호들을 사용하도록 구성된 제 1 승압 회로; 및

   상기 PMOS 게이트에 결합되며, 상기 PMOS 게이트에서의 전압을 양(V_GND-k×V_DD) 만큼 감압하기 위해 커패시터 비율들과 클럭 신호들을 사용하도록 구성된 제 2 승압 회로를 포함하며,

   상기 k는 V_GND로부터 V_DD까지의 상기 Vin의 값들에 대하여 Vout에서 샘플링하도록 선택된 인자를 포함하는 공급 전압 승압 회로.
2. 제 1항에 있어서,

   상기 출력 Vout에서 샘플링 커패시터를 더 포함하는 것을 특징으로 하는 공 급 전압 승압 회로.
3. 제 1항에 있어서,

   상기 k는 실질적으로 0.5와 동일한 것을 특징으로 하는 공급 전압 승압 회로.
4. 제 1항에 있어서,

   상기 k는 과도한 기판 누출을 방지하도록 추가로 선택되는 것을 특징으로 하는 공급 전압 승압 회로.
5. 제 1항에 있어서, 상기 k는 과도한 게이트 전압 값들을 방지하도록 추가로 선택되는 것을 특징으로 하는 공급 전압 승압 회로.
6. 제 1항에 있어서,

   상기 제 1 승압 회로는 제 1 커패시터 C1n 및 제 2 커패시터 C2n를 포함하며, 상기 커패시터들의 비율은 부분적으로 k를 결정하는데 사용되는 것을 특징으로 하는 공급 전압 승압 회로.
7. 제 6항에 있어서,

   상기 제 2 승압 회로는 제 3 커패시터 C1p 및 제 4 커패시터 C2p를 포함하 며, 상기 커패시터들의 비율은 부분적으로 k를 결정하는데 사용되는 것을 특징으로 하는 공급 전압 승압 회로.
8. 제 1항에 있어서,

   상기 V_GND는 실질적으로 0 볼트와 동일한 것을 특징으로 하는 공급 전압 승압 회로.
9. V_DD 및 V_GND의 전압 소스를 사용하며 서브-마이크론 프로세스를 사용하여 설계된 집적 회로에서 사용하기 위한 CMOS 스위치의 공급 전압을 승압하기 위한 회로로서,

   입력 및 출력을 가지는 신호 경로;

   상기 입력과 상기 출력 사이에서 상기 신호 경로에 결합된 CMOS 스위치; 및

   상기 CMOS 스위치의 게이트에 결합되며, 다수의 커패시터들과 트랜지스터들을 구비하는 승압 회로를 포함하며,

   상기 다수의 커패시터들의 비율은 상기 게이트에서 상기 전압을 V_GND와 V_DD 사이의 상기 입력의 값들에 대하여 상기 출력을 샘플링하기에 충분한 값으로 승압하도록 구성되는 공급 전압 승압 회로.
10. 제 9항에 있어서,

    상기 게이트는 NMOS 게이트이고, 상기 승압 회로는 상기 NMOS 게이트에서 상기 전압을 V_DD로부터 (V_DD+k×V_DD)의 값으로 승압하도록 구성되는 것을 특징으로 하는 공급 전압 승압 회로.
11. 제 10항에 있어서,

    상기 k는 실질적으로 0.5와 동일한 것을 특징으로 하는 공급 전압 승압 회로.
12. 제 9항에 있어서,

    상기 게이트는 PMOS 게이트이고, 상기 승압 회로는 상기 PMOS 게이트에서 상기 전압을 V_GND로부터 (V_GND-k×V_DD)의 값으로 감압하도록 구성되는 것을 특징으로 하는 공급 전압 승압 회로.
13. 제 12항에 있어서,

    상기 k는 실질적으로 0.5와 동일한 것을 특징으로 하는 공급 전압 승압 회로.
14. 제 9항에 있어서,

    상기 승압 회로는 커패시터들 C1 및 C2을 포함하며, 상기 승된 게이트 전압 의 값은 부분적으로 상기 C1 및 C2의 비율에 기초하여 결정되는 것을 특징으로 하는 공급 전압 승압 회로.
15. 제 9항에 있어서, 상기 신호 경로의 출력에서 샘플링 커패시터를 더 포함하는 것을 특징으로 하는 공급 전압 승압 회로.
16. 제 9항에 있어서, 상기 V_GND는 실질적으로 0 볼트와 동일한 것을 특징으로 하는 공급 전압 승압 회로.
17. 서브-마이크론 CMOS 기술로 설계되고 V_DD 및 V_GND의 전력 소스를 사용하는 집적 회로들에서 사용되며, 출력, 노드, 3개의 게이트 입력들을 구비하는 승압 회로로서,

    상기 V_DD, 상기 출력 및 상기 3개의 게이트 입력들 중 제 1 입력에 결합되는 제 1 PMOS 트랜지스터;

    상기 V_GND, 상기 출력 및 상기 3개의 게이트 입력들 중 제 2 입력에 결합되는 제 1 NMOS 트랜지스터;

    상기 출력 및 상기 V_GND에 결합되는 제 1 커패시터;

    상기 출력 및 상기 노드에 결합되는 제 2 커패시터;

    상기 노드, V_DD 및 상기 3개의 게이트 입력들 중 제 2 입력에 결합되는 제 2 PMOS 트랜지스터; 및

    상기 노드, 상기 V_GMD 및 상기 3개의 게이트 입력들 중 제 2 입력에 결합되는 제 2 NMOS 트랜지스터를 포함하는 승압 회로.
18. 제 17항에 있어서,

    상기 3개의 게이트 입력들은 상기 출력에서 상기 전압을 V_DD로부터 V_DD+(k×V_DD)의 값으로 승압하도록 구성되는 것을 특징으로 하는 승압 회로.
19. 제 18항에 있어서,

    상기 k는 실질적으로 0.5와 동일한 것을 특징으로 하는 승압 회로.
20. 제 18항에 있어서,

    상기 출력은 CMOS 스위치의 NMOS 게이트에 결합되는 것을 특징으로 하는 승압 회로.
21. 제 17항에 있어서,

    상기 3개의 게이트 입력들은 상기 출력에서 상기 전압을 V_GND로부터 V_GND-(k× V_DD)의 값으로 감압하도록 구성되는 것을 특징으로 하는 승압 회로.
22. 제 21항에 있어서,

    상기 k는 실질적으로 0.5와 동일한 것을 특징으로 하는 승압 회로.
23. 제 21항에 있어서, 상기 출력은 CMOS 스위치의 PMOS 게이트에 결합되는 것을 특징으로 하는 승압 회로.
24. 제 17항에 있어서,

    상기 3개의 게이트 입력들은 디지털 로직에 의해 제어되는 것을 특징으로 하는 승압 회로.
25. 제 17항에 있어서,

    상기 V_GND는 실질적으로 0 볼트인 것을 특징으로 하는 승압 회로.
26. CMOS 스위치의 게이트 전압들을 승압하기 위한 방법으로서, 상기 CMOS 스위치는 Vin 및 Vout을 구비하는 신호 경로에 결합되고, PMOS 게이트와 NMOS 게이트를 포함하며, 상기 CMOS 스위치는 V_DD 및 V_GND의 전력 소스를 사용하고 서브-마이크론 CMOS 기술로 설계된 집적 회로의 일부분이며, 상기 방법은,

    상기 NMOS 게이트에서 전압 값을 V_DD로부터 V_DD+(k×V_DD)의 값으로 승압하는 단계; 및

    상기 PMOS 게이트에서 전압 값을 V_GND로부터 V_GND-(k×V_DD)의 값으로 감압하는 단계를 포함하며,

    상기 k는 V_GND로부터 V_DD까지의 상기 Vin의 범위를 상기 Vout에서 샘플링할 수 있도록 선택되는 것을 특징으로 하는 승압 방법.
27. 제 26항에 있어서,

    상기 k는 상기 CMOS 스위치의 감압을 방지하기 위해 상기 승압된 전압들을 상기 V_DD 및 V_GND에서 최소화하도록 추가로 선택되는 것을 특징으로 하는 승압 방법.
28. 제 26항에 있어서,

    상기 V_GND는 실질적으로 0 볼트와 동일한 것을 특징으로 하는 승압 방법.
29. 제 26항에 있어서,

    상기 전압 값을 승압하는 단계 및 상기 전압 값을 감압하는 단계는 스위칭 커패시터들을 포함하는 승압 회로들에 의해 수행되는 것을 특징으로 하는 승압 방법.
30. 제 29항에 있어서,

    상기 k의 값은 부분적으로 2개의 커패시터들의 비율을 사용하여 결정되는 것을 특징으로 하는 승압 방법.
31. CMOS 스위치의 게이트들에서 전압을 승압하기 위한 승압 회로로서,

    신호 경로;

    상기 신호 경로에서 Vin 노드와 Vout 노드를 제공하고, NMOS 및 PMOS 게이트들을 구비하는 CMOS 스위칭 수단;

    상기 NMOS 게이트에서 제 1 전압을 V_DD로부터 V_DD+(k×V_DD)의 값으로 승압하는 NMOS 승압 수단;

    상기 PMOS 게이트에서 제 2 전압을 V_GND로부터 V_GND-(k×V_DD)의 값으로 감압하는 PMOS 승압 수단; 및

    V_GND로부터 V_DD까지의 상기 Vin의 신호를 상기 Vout 노드에서 샘플링하는 수단을 포함하는 승압 회로.

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