JP2008219856A - 半導体スイッチ - Google Patents

Abstract

【課題】低電圧電源を用いた半導体スイッチにおいて中間電位付近の電圧を出力する際に、オン抵抗の増大やリーク電流の発生により、動作速度の低下と、出力電圧の精度低下とが課題となる。
【解決手段】階調発生回路１００とアナログスイッチ回路１１１とバックゲート電圧制御回路１２２とを有し、階調発生回路１００の電圧を入力するアナログスイッチ回路１１１のＮチャネルＭＯＳトランジスタ１１２及びＰチャネルＭＯＳトランジスタ１１３の各々のバックゲート電圧を、階調発生回路１００と等しい構成であるバックゲート電圧制御回路１２２から供給する。
【選択図】図２

Description

本発明は、半導体スイッチに関し、特に、オン抵抗を低く抑え、小型、安価で、スイッチング応答に優れた半導体スイッチに関するものである。

半導体スイッチの従来技術について図６を用いて説明する。図６に示す半導体スイッチは、階調電圧を発生する階調発生回路４００、アナログスイッチ回路４１０、スイッチ制御回路４２０から構成され、階調発生回路４００の任意の階調電圧ＶＭを、アナログスイッチ回路４１０を介して出力端子に伝達する。

アナログスイッチ回路４１０は、一般的に、図６に示すようにＰチャネルＭＯＳトランジスタ４１２とＮチャネルＭＯＳトランジスタ４１１の並列接続で構成されており、ＰチャネルＭＯＳトランジスタ４１２とＮチャネルＭＯＳトランジスタ４１１のソース及びドレインがそれぞれ共通接続されている。また、アナログスイッチ回路４１０をオン／オフさせる電圧はスイッチ制御回路４２０から供給され、ＰチャネルＭＯＳトランジスタ４１２のゲート端子に接続されるＨＩＧＨレベルもしくはＬＯＷレベルの信号をφとすると、ＮチャネルＭＯＳトランジスタ４１１のゲート端子に接続される信号Ｎφは、信号φのＨＩＧＨレベルとＬＯＷレベルを反転させた信号となる。また、ＮチャネルＭＯＳトランジスタ４１１のバックゲート端子、すなわち、Ｐウェルは、最低電位Ｌ側電源に接続され、ＰチャネルＭＯＳトランジスタ４１２のバックゲート端子、すなわち、Ｎウェルは、最高電位であるＨ側電源に接続される。

この従来のＣＭＯＳ構造のアナログスイッチ回路４１０は、信号ＮφのＨＩＧＨレベルの電圧がＮチャネルＭＯＳトランジスタ４１１のゲート端子に与えられると、ＮチャネルＭＯＳトランジスタ４１１が導通状態となると同時に、信号φのＬＯＷレベルの電圧がＰチャネルＭＯＳトランジスタ４１２のゲート端子に与えられ、ＰチャネルＭＯＳトランジスタ４１２も導通状態となる。したがって、アナログスイッチ回路４１０は、導通（ＯＮ）状態となり、階調電圧ＶＭが出力端子へ伝達される。

次に信号ＮφのＬＯＷレベルの電圧がＮチャネルＭＯＳトランジスタ４１１のゲート端子に与えられると、ＮチャネルＭＯＳトランジスタ４１１が遮断状態となると同時に、信号φのＨＩＧＨレベルの電圧がＰチャネルＭＯＳトランジスタ４１２のゲート端子に与えられ、ＰチャネルＭＯＳトランジスタ４１２も遮断状態となる。したがって、アナログスイッチ回路４１０は、遮断（ＯＦＦ）状態となり、階調電圧ＶＭは出力端子へ伝達されない。

ここで、ＰチャネルＭＯＳトランジスタ４１２に供給される電圧のうち、ソース電圧よりもバックゲート電圧が低いとＰチャネルＭＯＳトランジスタ４１２のソースであるＰウェルとバックゲートであるＮウェル間に存在するＰＮ接合にリーク電流が発生するため、ＰチャネルＭＯＳトランジスタ４１２のバックゲート電圧はソース電圧以上の電圧が望ましく、従来技術ではＰチャネルＭＯＳトランジスタ４１２のバックゲート電圧は最高電位であるＨ側電源に接続されている。同様にＮチャネルＭＯＳトランジスタ４１１においても供給される電圧のうち、ソース電圧よりもバックゲート電圧が高いとソースであるＮウェルとバックゲートであるＰウェル間に存在するＰＮ接合にリーク電流が発生するため、ＮチャネルＭＯＳトランジスタ４１１のバックゲート電圧はソース電圧以下の電圧が望ましく、従来技術ではＮチャネルＭＯＳトランジスタ４１１のバックゲート電圧は最低電位であるＬ側電源に接続されている。

しかしながら、従来技術では、アナログスイッチ回路４１０における各々のＭＯＳトランジスタ４１１，４１２のソース電極の電位とバックゲート電極の電位との間に電位差が生じる。そのため、基板バイアス効果によってＭＯＳトランジスタ４１１，４１２のしきい値電圧が上昇する。そして、アナログスイッチ回路４１０の入力電圧ＶＭが中間電位付近のアナログ電圧である場合に特に基板バイアス効果の影響が大きくなり、アナログスイッチ回路４１０のオン抵抗が高くなる。また、中間電位付近ではアナログスイッチ回路４１０のゲート端子を駆動するゲート・ソース間電圧自体が小さくなる。

通常、ＭＯＳトランジスタは、ゲート・ソース間の電位差が、しきい値電圧よりも大きくなるとオンするが、このようにゲート・ソース間電圧が小さく、しきい値電圧が大きくなると、オン抵抗が高くなり、信号の伝達が困難となる。これにより、動作速度が低下し、アナログスイッチ回路４１０の出力端子から出力される電圧精度の誤差が大きくなる。更に、ＭＯＳトランジスタ４１１，４１２のゲート・ソース間の電位差が、しきい値電圧を上回らない場合はアナログスイッチ回路４１０がオンしない状態となる。

上記問題を回避するには、ＭＯＳトランジスタのサイズ変更、低しきい値電圧化、及びディプレッション型のＭＯＳトランジスタを用いる方法があるが、リーク電流の増大やチップコスト上昇の原因となる（特許文献１参照）。
特開２００３−３３８７４５号公報

基板バイアス効果は、トリプルウェル構造など、深さ方向に複数のウェルが存在するプロセスで構成されるＭＯＳトランジスタにおいて、チップの面積増大を招くもののＭＯＳトランジスタのソース端子とバックゲート端子を接続し、等電位とすることで、対策できるようになる。

しかしながら、図７に示すようにトリプルウェル構造にてＭＯＳトランジスタのソース端子とバックゲート端子を接続したとしても、ＮチャネルＭＯＳトランジスタ４１１のバックゲートとなるＰウェルとそのＰウェルの外側に位置するＮウェルがＰＮ接合の逆バイアスを形成しており、このＰＮ接合に逆バイアスリーク電流Ｉ３が発生する。不図示のＰチャネルＭＯＳトランジスタ４１２についても当該ＰチャネルＭＯＳトランジスタのバックゲートとなるＮウェルとそのＮウェルの外側に位置するＰウェルがＰＮ接合の逆バイアスを形成しており、逆バイアスリーク電流が発生する。これらの逆バイアスリーク電流は、ＰＮ接合の接合間電位差が高くなるにつれて増大する。近年の微細プロセスにおいては基板電流やホットキャリアの影響により、リーク電流はより顕著になってきている。

逆バイアスリーク電流Ｉ３はアナログスイッチ回路４１０の接続先である階調発生回路４００から供給され、本来、階調発生回路４００に流れる電流は、Ｈ側電源からＬ側電源へ分岐することなく流れることが望ましいが（Ｉ２＝Ｉ１）、逆バイアスリーク電流Ｉ３が階調発生回路４００からアナログスイッチ回路４１０に分流することによりＩ２＝Ｉ１−Ｉ３となる結果、階調発生回路４００における抵抗分圧による階調電圧に誤差が生じ、アナログスイッチ回路４１０の出力端子から出力される電圧の精度が低下する。

したがって、本発明の目的は、半導体スイッチにおいて、ＭＯＳトランジスタのしきい値電圧が高いプロセスや低電圧での回路設計が必要な場合においても、オン抵抗が低く、更に微細化プロセスであっても、リーク電流を防止でき、高速動作及び出力電圧の高精度化を実現することにある。

上記目的の達成を図るために、本発明の半導体スイッチは、アナログスイッチ回路を構成するＭＯＳトランジスタのソース・バックゲート間の電圧を低く保つことにより、基板バイアス効果の影響を受けにくく、オン抵抗の低い半導体スイッチを実現でき、出力電圧の精度の高い動作を実現できるものである。

具体的に説明すると、本発明に係る半導体スイッチは、複数の階調電圧を発生する階調発生回路と、各々前記複数の階調電圧のうちの１つの階調電圧を選択する複数のアナログスイッチ回路を有する階調セレクタ回路と、前記階調セレクタ回路の動作を制御するスイッチ制御回路とを備えた半導体スイッチであって、前記複数のアナログスイッチ回路の各々は、前記複数の階調電圧のうちの選択すべき階調電圧に接続されたソースを持つＭＯＳトランジスタを有し、前記スイッチ制御回路は、前記ＭＯＳトランジスタのオン・オフを制御するように当該ＭＯＳトランジスタのゲート電圧を供給するタイミング制御回路と、前記ＭＯＳトランジスタのソース電圧とほぼ等しい電圧を前記ＭＯＳトランジスタのバックゲート電圧として供給するバックゲート電圧制御回路とを有することを特徴とするものである。

本発明により、半導体スイッチにおいて、オン抵抗が低く、リーク電流を防止でき、高速動作及び出力電圧の精度の高い動作を実行することができる。

《第１の実施形態》
本発明の第１の実施形態による半導体スイッチについて、図１と図２を参照しながら説明する。本第１の実施形態の半導体スイッチは、階調発生回路１００と階調セレクタ回路１１０とスイッチ制御回路１２０から構成され、スイッチ制御回路１２０は、タイミング制御回路１２１とバックゲート電圧制御回路１２２から構成される。

ここで、階調発生回路１００は、Ｈ側電源とＬ側電源との間に、複数の抵抗素子Ｒを直列に接続した抵抗ストリング回路で構成されている。抵抗素子Ｒの個数をＮ個とすると、抵抗間の接続点に発生する階調電圧の個数はＮ−１個となる。Ｈ側電源とＬ側電源の電圧、抵抗素子Ｒの大きさ及び数は、半導体スイッチの用途に基づいて設計により決定される。階調セレクタ回路１１０は、複数個のアナログスイッチ回路１１１により構成され、複数個のアナログスイッチ回路１１１は、入力側を階調発生回路１００の各抵抗素子Ｒ間の接続点にそれぞれ接続されており、出力側は階調セレクタ回路１１０の出力端子に接続されている。

図２では、アナログスイッチ回路１１１の１つの回路図のみを表示し、バックゲート電圧制御回路１２２を階調発生回路１００と同様の抵抗ストリング回路で構成している。図２において、アナログスイッチ回路１１１はＮチャネルＭＯＳトランジスタ１１２とＰチャネルＭＯＳトランジスタ１１３とが並列接続された構成であり、ＰチャネルＭＯＳトランジスタ１１３のゲート信号φがＬＯＷレベルであり、ＮチャネルＭＯＳトランジスタ１１２のゲート信号ＮφがＨＩＧＨレベルである場合にストリング抵抗の１つの接続点から供給される電圧、例えばＶＲ（Ｍ）が出力端子に伝達される。逆に、ＰチャネルＭＯＳトランジスタ１１３のゲート信号φがＨＩＧＨレベルであり、ＮチャネルＭＯＳトランジスタ１１２のゲート信号ＮφがＬＯＷレベルである場合には、入力側の電圧ＶＲ（Ｍ）は出力端子に伝達されない。ＭＯＳトランジスタ１１２，１１３のゲート端子に接続されるゲート信号φとその反転信号Ｎφとは、スイッチ制御回路１２０のタイミング制御回路１２１により供給される。

バックゲート電圧制御回路１２２は、Ｈ側電源とＬ側電源との間に、抵抗素子Ｒを直列に接続したストリング抵抗により構成されており、抵抗素子の個数をＮ個とすると、抵抗間の接続点に発生する階調電圧の個数はＮ−１個となる。ここで、バックゲート電圧制御回路１２２の抵抗間の接続点に発生する階調電圧を低電圧側から順にＶＬ（１）、ＶＬ（２）、・・・ＶＬ（Ｎ）とし、低電圧側から数えた任意のＭ番目の階調電圧をＶＬ（Ｍ）、Ｍ−１番目の階調電圧をＶＬ（Ｍ−１）、Ｍ＋１番目の階調電圧をＶＬ（Ｍ＋１）とする。同様に、階調発生回路１００の抵抗間の接続点に発生する階調電圧を低電圧側から順にＶＲ（１）、ＶＲ（２）、・・・ＶＲ（Ｎ）とし、低電圧側から数えた任意のＭ番目の階調電圧をＶＲ（Ｍ）、Ｍ−１番目の階調電圧をＶＲ（Ｍ−１）、Ｍ＋１番目の階調電圧をＶＲ（Ｍ＋１）とする。

バックゲート電圧制御回路１２２と階調発生回路１００のそれぞれの抵抗値と抵抗数を等しいものとすると、双方の低電位からＭ番目の電圧ＶＲ（Ｍ）とＶＬ（Ｍ）は等しい電圧となる。階調電圧ＶＲ（Ｍ）を入力とするアナログスイッチ回路１１１において、アナログスイッチ回路１１１を構成するＰチャネルＭＯＳトランジスタ１１３のバックゲート端子にはバックゲート電圧制御回路１２２のＶＬ（Ｍ＋１）電位を接続し、アナログスイッチ回路１１１を構成するＮチャネルＭＯＳトランジスタ１１２のバックゲート端子にはバックゲート電圧制御回路１２２のＶＬ（Ｍ−１）電位を接続する。

上記のように、階調発生回路１００とバックゲート電圧制御回路１２２とを等しい構成とすることにより、半導体の製造過程において製造ばらつきが発生した場合においても、階調発生回路１００とバックゲート電圧制御回路１２２の各階調電圧ＶＬ（Ｍ）とＶＲ（Ｍ）とはＨ側電源とＬ側電源の電圧の抵抗分圧により決定するため、ＶＬ（Ｍ）とＶＲ（Ｍ）はほぼ等しい値となり、ＰチャネルＭＯＳトランジスタ１１３のバックゲート電圧ＶＬ（Ｍ＋１）はＰチャネルＭＯＳトランジスタ１１３のソース電位ＶＲ（Ｍ）より高い電圧となり、ＮチャネルＭＯＳトランジスタ１１２のバックゲート電圧ＶＬ（Ｍ−１）はＮチャネルＭＯＳトランジスタ１１２のソース端子よりも低い電圧となる。よって、ＮチャネルＭＯＳトランジスタ１１２とＰチャネルＭＯＳトランジスタ１１３のソース・バックゲート間のＰＮ接合の順方向リークを確実に防止できるとともに、基板バイアス効果の影響を受けにくく、オン抵抗の小さい半導体スイッチを実現できる。

このとき、抵抗の製造ばらつきが小さい場合は、ＮチャネルＭＯＳトランジスタ１１２のバックゲートをＶＬ（Ｍ）に接続し、ＰチャネルＭＯＳトランジスタ１１３のバックゲートをＶＬ（Ｍ）に接続してもよい。

また、図３に示されるように、ＭＯＳトランジスタのバックゲートからバックゲートの外周のウェルに流れ込む電流、例えばＮチャネルＭＯＳトランジスタ１１２であればＰウェルからＮウェルに流れ込むＰＮ接合逆バイアスリーク電流は、階調発生回路１００から供給されるのではなく、バックゲート電圧制御回路１２２から供給されるため、Ｉ２＝Ｉ１となる結果、階調発生回路１００の電圧ずれを引き起こすことなく階調電圧を出力端子に伝達できる。なお、ＰチャネルＭＯＳトランジスタ１１３の場合にＮウェルからＰウェルに流れ込む逆バイアスリーク電流もバックゲート電圧制御回路１２２から供給されるが、図示を省略する。

《第２の実施形態》
本発明の第２の実施形態による半導体スイッチについて図４を参照しながら説明する。第２の実施形態の半導体スイッチはアナログスイッチ回路２１１とスイッチ制御回路２２０と階調発生回路２００から構成される。また、スイッチ制御回路２２０はタイミング制御回路１２１とバックゲート電圧制御回路２２２とバイアス回路２２３から構成される。

ここで、タイミング制御回路１２１は第１の実施形態と同じ構成であるため、図１及び図２と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。

階調発生回路２００はＨ側電源とＬ側電源の間にＰチャネルＭＯＳトランジスタＭ２と、複数個の抵抗素子Ｒと、ダイオードＤ０とが直列接続された構成となる。また、バックゲート電圧制御回路２２２はＨ側電源とＬ側電源の間にＰチャネルＭＯＳトランジスタＭ１と、複数個の抵抗素子Ｒと、ダイオードＤ１とが直列接続された構成となる。なお、ダイオードＤ０は、並列に接続されたＦ個のダイオードから構成され、ダイオードＤ１においても、並列に接続されたＦ個のダイオードから構成される。ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２のゲート電圧は共通接続されており、バイアス回路２２３に接続されている。

上記構成は、第１の実施形態に記載された半導体スイッチを使用したバンドギャップリファレンス回路であり、アナログスイッチ回路２１１の出力端子には電源電圧と周囲温度に依存しない基準電圧が出力される。

図５に、図４中のバイアス回路２２３の具体的回路構成を示す。図５のバイアス回路３００は、第１のカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＭ３０１及びＭ３０２と、第２のカレントミラー回路を構成するＮチャネルＭＯＳトランジスタＭ３０３及びＭ３０４と、ＮチャネルＭＯＳトランジスタＭ３０３のソースとＬ側電源に接続されたダイオードＤ３と、ＮチャネルＭＯＳトランジスタＭ３０４のソースとＬ側電源間に直列に接続された抵抗素子Ｒ１及びダイオードＤ２とから構成される。

なお、ダイオードＤ２は、並列に接続されたＦ個のダイオードから構成される。ダイオードＤ３及びダイオードＤ２の接合総面積をそれぞれＳ１、Ｓ２とし、その面積比Ｓ２／Ｓ１をＦとする。以上のように構成されたバンドギャップリファレンス回路について、以下にその動作を説明し、バンドギャップリファレンス回路の出力電圧である基準電圧の電圧式を求める。

ここで前提として、バイアス回路３００の第１のカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＭ３０１及びＭ３０２のゲート長及びゲート幅の大きさは等しく、第２のカレントミラー回路を構成するＮチャネルＭＯＳトランジスタＭ３０３及びＭ３０４のゲート長及びゲート幅の大きさは等しいものとする。

ボルツマン定数をｋ、絶対温度をＴ、電子の電荷量をｑとすると、ＰチャネルＭＯＳトランジスタＭ３０２のソース・ドレイン間電流Ｉ２は、
Ｉ２＝（ｋＴ／ｑ）・ＬＮ（Ｆ）／Ｒ１・・・（１）
で表される。ここで、演算記号ＬＮはｅを底とする自然対数である。この電流Ｉ２は電源電圧に依存せず、物理定数、抵抗値Ｒ１並びにダイオードＤ３及びダイオードＤ２の接合総面積比Ｆによって決定される。

バイアス回路２２３（３００）のバイアス出力はバックゲート電圧制御回路２２２のＰチャネルＭＯＳトランジスタＭ１と階調発生回路２００のＰチャネルＭＯＳトランジスタＭ２のゲート端子に接続されており、バイアス回路２２３（３００）のＰチャネルＭＯＳトランジスタＭ３０２と階調発生回路２００のＰチャネルＭＯＳトランジスタＭ２とバックゲート電圧制御回路２２２のＰチャネルＭＯＳトランジスタＭ１はカレントミラーを構成している。

よって、ＰチャネルＭＯＳトランジスタＭ３０２とＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２のゲート長がそれぞれ等しく、ゲート幅がそれぞれ等しいとすると、ＰチャネルＭＯＳトランジスタＭ３０２に流れる電流Ｉ２と等しい電流がＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２に流れる。

ここで階調発生回路２００の複数の抵抗素子の抵抗値をＲ、個数をＮ個とし、Ｌ側電源から数えたＭ番目の階調電圧をＶＲ（Ｍ）、ダイオードＤ０の順方向電圧をＶＤ０とすると、ＶＲ（Ｍ）は、
ＶＲ（Ｍ）＝（Ｍ・Ｒ／Ｒ１）・（ｋＴ／ｑ）・ＬＮ（Ｆ）＋ＶＤ０・・・（２）
で表される。

また、バックゲート電圧制御回路２２２の複数の抵抗素子の抵抗値をＲ、個数をＮ個とし、Ｌ側電源から数えたＭ番目の階調電圧をＶＬ（Ｍ）、ダイオードＤ１の順方向電圧をＶＤ１とすると、ＶＬ（Ｍ）は、
ＶＬ（Ｍ）＝（Ｍ・Ｒ／Ｒ１）・（ｋＴ／ｑ）・ＬＮ（Ｆ）＋ＶＤ１・・・（３）
で表される。

また、バックゲート電圧制御回路２２２におけるＬ側電源から数えたＭ−１番目の階調出力ＶＬ（Ｍ−１）は、
ＶＬ（Ｍ−１）＝［（Ｍ−１）・Ｒ／Ｒ１］・（ｋＴ／ｑ）・ＬＮ（Ｆ）＋ＶＤ１・・・（４）
で表され、バックゲート電圧制御回路２２２におけるＬ側電源から数えたＭ＋１番目の階調出力ＶＬ（Ｍ＋１）は、
ＶＬ（Ｍ＋１）＝［（Ｍ＋１）・Ｒ／Ｒ１］・（ｋＴ／ｑ）・ＬＮ（Ｆ）＋ＶＤ１・・・（５）
で表せる。

アナログスイッチ回路２１１のＰチャネルＭＯＳトランジスタ２１３のバックゲートにはＶＬ（Ｍ＋１）が接続され、アナログスイッチ回路２１１のＮチャネルＭＯＳトランジスタ２１２のバックゲートにはＶＬ（Ｍ−１）が接続される。

また、ＶＲ（Ｍ）の電圧をアナログスイッチ回路２１１を介して出力端子Ｖｏｕｔに出力するので、
Ｖｏｕｔ＝ＶＲ（Ｍ）＝［（Ｍ・Ｒ）／Ｒ１］・（ｋＴ／ｑ）・ＬＮ（Ｆ）＋ＶＤ０・・・（６）
で表される。

出力電圧Ｖｏｕｔの温度特性は、
∂Ｖｏｕｔ／∂Ｔ＝∂ＶＲ（Ｍ）／∂Ｔ＝［（Ｍ・Ｒ）／Ｒ１］・（ｋ／ｑ）・ＬＮ（Ｆ）＋∂ＶＤ０／∂Ｔ・・・（７）
で表される。

また、バックゲート電圧制御回路２２２の階調電圧ＶＬ（Ｍ）の温度特性は、
∂ＶＬ（Ｍ）／∂Ｔ＝［（Ｍ・Ｒ）／Ｒ１］・（ｋ／ｑ）・ＬＮ（Ｆ）＋∂ＶＤ１／∂Ｔ・・・（８）
で表される。

ここで、ダイオードの順方向電圧ＶＦの温度依存性は−２ｍＶ／℃であることが知られており、（７）式の右辺がゼロとなるような階調発生回路２００とスイッチ制御回路２２０の抵抗素子Ｒの個数Ｍ、抵抗値Ｒ、抵抗値Ｒ１、接合総面積比Ｆの定数を選択することで、周囲温度に依存しないＶＲ（Ｍ）、ＶＬ（Ｍ）及び出力電圧Ｖｏｕｔを得ることができる。例えば、Ｒ１＝５．０ｋΩ、Ｒ＝５．０ｋΩ、Ｍ＝１１とし、接合面積比Ｆを８とすると、ＶＲ（Ｍ）、ＶＬ（Ｍ）、Ｖｏｕｔの温度特性は−０．３ｍＶ／℃となる。

以上のように本実施形態の半導体スイッチによれば、回路構成及び、（２）、（４）、（５）式から明らかなようにＰチャネルＭＯＳトランジスタ２１３のソース端子よりバックゲート端子の方が高電位であり、ＮチャネルＭＯＳトランジスタ２１２のソース端子よりバックゲート端子の方が低電位となるため、アナログスイッチ回路２１１において、ＮチャネルＭＯＳトランジスタ２１２とＰチャネルＭＯＳトランジスタ２１３のソース・バックゲート間のＰＮ接合の順方向リークを確実に防止できる。また、（７）、（８）式から明らかなように、バックゲート電圧制御回路２２２の階調電圧ＶＬ（Ｍ）と階調発生回路２００の階調電圧ＶＲ（Ｍ）とが共に等しい温度依存性と電源電圧依存性を持つので、周囲温度や電源電圧が変動してもＶＬ（Ｍ）とＶＲ（Ｍ）の電圧のずれが小さく、基板バイアス効果の影響を低減することが可能となる。ＰＮ接合逆バイアスリーク電流は、階調発生回路２００から供給されるのではなく、バックゲート電圧制御回路２２２から供給されるため、階調発生回路２００の電圧ずれを引き起こすことがなく、出力電圧の精度の高い動作を実行することができる。

なお、低しきい値電圧化を実現するにあたって、Ｈ側電源とＬ側電源間電圧以下の耐圧を持つＭＯＳトランジスタを用いて、半導体スイッチを構成することで、低オン抵抗、高速スイッチングが可能である。

また、上記第１及び第２の実施形態では、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを並列接続したアナログスイッチ回路を用いていたが、ＰチャネルＭＯＳトランジスタのみで構成されるアナログスイッチ、又はＮチャネルＭＯＳトランジスタのみで構成されるアナログスイッチを用いても同様の効果を得ることができる。

また、上記第１及び第２の実施形態で用いられた抵抗素子として、各々半導体プロセスで製造可能な抵抗素子である、ポリシリコンを用いた抵抗素子、拡散抵抗を用いた抵抗素子、ウェル抵抗を用いた抵抗素子を用いても同様の効果を得ることができる。

また、上記第２の実施形態で用いたダイオードは半導体プロセスで製造可能なＰＮ接合を有する素子であればよく、例えばＭＯＳトランジスタのソース及びドレイン端子とバックゲート端子との間のＰＮ接合を利用しても同様の効果を得ることができる。

本発明は、半導体スイッチに有用であり、特に階調発生回路や電源回路を構成する半導体スイッチに特に有用である。

本発明に係る半導体スイッチの全体構成を示すブロック図である。 本発明の第１の実施形態に係る半導体スイッチの詳細構成図である。 図２中のＮチャネルＭＯＳトランジスタにトリプルウェル構造を採用した場合の断面図である。 本発明の第２の実施形態に係る半導体スイッチの詳細構成図である。 図４中のバイアス回路の具体例を示す回路図である。 従来の半導体スイッチの構成例を示す回路図である。 図６中のＮチャネルＭＯＳトランジスタにトリプルウェル構造を採用した場合の断面図である。

符号の説明

１００，２００，４００ 階調発生回路
１１０ 階調セレクタ回路
１１１，２１１，４１０ アナログスイッチ回路
１１２，２１２，４１１ ＮチャネルＭＯＳトランジスタ
１１３，２１３，４１２ ＰチャネルＭＯＳトランジスタ
１２０，２２０，４２０ スイッチ制御回路
１２１，４２１ タイミング制御回路
１２２，２２２ バックゲート電圧制御回路
２２３，３００ バイアス回路
Ｄ０，Ｄ１，Ｄ２，Ｄ３ ダイオード
Ｍ１，Ｍ２，Ｍ３０１，Ｍ３０２ ＰチャネルＭＯＳトランジスタ
Ｍ３０３，Ｍ３０４ ＮチャネルＭＯＳトランジスタ
Ｒ，Ｒ１ 抵抗素子
ＶＲ（１）〜ＶＲ（Ｎ），ＶＬ（１）〜ＶＬ（Ｎ） 階調電圧
φ，Ｎφ アナログスイッチ回路のオン／オフ制御信号

Claims (5)

1. 複数の階調電圧を発生する階調発生回路と、
   各々前記複数の階調電圧のうちの１つの階調電圧を選択する複数のアナログスイッチ回路を有する階調セレクタ回路と、
   前記階調セレクタ回路の動作を制御するスイッチ制御回路とを備えた半導体スイッチであって、
   前記複数のアナログスイッチ回路の各々は、前記複数の階調電圧のうちの選択すべき階調電圧に接続されたソースを持つＭＯＳトランジスタを有し、
   前記スイッチ制御回路は、
   前記ＭＯＳトランジスタのオン・オフを制御するように当該ＭＯＳトランジスタのゲート電圧を供給するタイミング制御回路と、
   前記ＭＯＳトランジスタのソース電圧とほぼ等しい電圧を前記ＭＯＳトランジスタのバックゲート電圧として供給するバックゲート電圧制御回路とを有することを特徴とする半導体スイッチ。
2. 請求項１記載の半導体スイッチにおいて、
   前記バックゲート電圧制御回路は、前記ＭＯＳトランジスタのソース・バックゲート間のＰＮ接合を順方向にバイアスしない電圧を前記ＭＯＳトランジスタのバックゲート電圧として供給することを特徴とする半導体スイッチ。
3. 請求項１記載の半導体スイッチにおいて、
   前記バックゲート電圧制御回路は、前記階調発生回路と同様の内部構成を有することを特徴とする半導体スイッチ。
4. 請求項３記載の半導体スイッチにおいて、
   前記階調発生回路及び前記バックゲート電圧制御回路の各々は、Ｈ側電源とＬ側電源との間に接続された抵抗ストリング回路を有することを特徴とする半導体スイッチ。
5. 請求項３記載の半導体スイッチにおいて、
   前記階調発生回路及び前記バックゲート電圧制御回路の各々は、Ｈ側電源とＬ側電源との間に直列に接続された電流源と抵抗ストリング回路とダイオードとを有することを特徴とする半導体スイッチ。

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