CN111371442A - 晶体管开关电路 - Google Patents

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Abstract

本发明提供了一种晶体管开关电路，包括一第一晶体管，耦接于一输入端和一输出端之间，以控制所述输入端与所述输出端间信号的传输与切断；一串接晶体管组，与所述第一晶体管并联而耦接于所述输入端和输出端之间，所述串接晶体管组包括背对背串接的多个晶体管，且各所述多个晶体管的一基体端与所述第一晶体管的一第一基体端耦接，且所述第一晶体管的一控制端与所述多个晶体管的控制端接收相同的控制信号。通过串接晶体组的设置，切断第一晶体管的寄生本体二极管的导通路径，进而消除基体效应，从而避免晶体管在关闭时仍由其寄生本体二极管的导通路径输出信号。

Description

晶体管开关电路
技术领域
本发明关于一种晶体管开关电路，特别是，一种通过晶体管的基体端互相连接以降低基体效应的晶体管开关电路。
背景技术
一般而言，晶体管具有基体效应(body effect)而导致漏电流或漏电压的产生，并使晶体管在关闭时仍输出电压，解决方法通常为利用两个晶体管背对背(back to back)串接的方式来消除基体效应，虽然利用此种方式成功地去除各晶体管的基体效应，但却造成整个电路的导通电阻数值上升，如何在降低导通电阻和去除基体效应之间取得平衡，遂成为待解决的问题。
美国公告号US7760007B2的专利通过偏压电路连接于两个晶体管之间，消除基体效应及漏电流，但却需额外的偏压电流电路提供电流以驱动偏压电路运作，造成整个电路的尺寸增加。
综观前述，本发明的发明人思索并设计一种晶体管开关电路，以期针对现有技术的缺失加以改善，进而增进产业上的实施利用。
发明内容
有鉴于上述现有技术的问题，本发明的目的在于提供一种晶体管开关电路，用以解决现有技术中所面临的问题。
基于上述目的，本发明提供一种晶体管开关电路，其包括第一晶体管以及串接晶体管组。第一晶体管耦接于输入端和输出端之间，以控制输入端与输出端间信号的传输与切断；串接晶体管组与第一晶体管并联而耦接于输入端和输出端之间，串接晶体管组包括背对背串接的多个晶体管，且各晶体管的一基体端与第一晶体管的第一基体端耦接，以切断第一晶体管的寄生本体二极管的导通路径而消除其基体效应，从而避免晶体管在关闭时仍由其寄生本体二极管的导通路径输出信号，且降低本发明的导通电阻。
较佳地，多个晶体管包括第二晶体管及以背对背的方式连接于第二晶体管的第三晶体管，第二晶体管及第三晶体管的串接节点、第二晶体管的第二基体端以及第三晶体管的第三基体端，与第一基体端互相耦接。
较佳地，第二晶体管具有第二源极及第二漏极，第三晶体管具有第三源极及第三漏极，第二源极连接于第三源极，第二漏极与输入端连接，第三漏极与输出端连接。
较佳地，多个晶体管进一步包括第四晶体管以及第五晶体管。第四晶体管以背对背的方式连接于第二晶体管相对于第三晶体管的一端，且第四晶体管具有第四基体端、第四源极及第四漏极，第四基体端连接于第四源极及第四漏极二者之中未与第二晶体管耦接的一端；第五晶体管以背对背的方式连接于第三晶体管相对于第二晶体管的一端，且第五晶体管具有第五基体端、第五源极及第五漏极，第五基体端连接于第五源极及第五漏极二者之中未与第三晶体管耦接的一端。
基于上述目的，本发明提供一种晶体管开关电路，其包括第一晶体管以及串接晶体管组。第一晶体管耦接于输入端和输出端之间，以控制输入端与输出端间信号的传输与切断；串接晶体管组与第一晶体管并联而耦接于输入端和输出端之间，串接晶体管组包括背对背串接的多个晶体管，其中第一晶体管的第一基体端耦接于多个晶体管的第一串接节点，以切断第一晶体管的寄生本体二极管的导通路径而消除其基体效应，从而避免晶体管在关闭时仍由其寄生本体二极管的导通路径输出信号及降低本发明的导通电阻。
较佳地，多个晶体管包括第二晶体管以及第三晶体管，第三晶体管以背对背的方式连接于第二晶体管，且第一基体端耦接于第二晶体管与第三晶体管间的第一串接节点。
较佳地，多个晶体管进一步包括第四晶体管以及第五晶体管，第四晶体管以背对背的方式连接于第二晶体管相对于第三晶体管的一端，且第四晶体管具有第四基体端，第四基体端耦接于第二晶体管的第二基体端，且亦耦接于第二晶体管及第四晶体管的第二串接节点；第五晶体管以背对背的方式连接于第三晶体管相对于第二晶体管的一端，且第五晶体管具有第五基体端，第五基体端耦接于第三晶体管的第三基体端，且亦耦接于第三晶体管及第五晶体管的第三串接节点。
较佳地，第四晶体管具有第四源极及第四漏极，第五晶体管具有第五源极及第五漏极，而第四源极与第四漏极二者之中未与第二晶体管连接的一端耦接于输入端，第五源极与第五漏极二者之中未与第三晶体管连接的一端耦接于输出端。
较佳地，第一晶体管的尺寸大于串接晶体管组中的各晶体管的尺寸。
较佳地，第一晶体管的导通电阻小于串接晶体管组中各晶体管的导通电阻。
承上所述，本发明的晶体管开关电路，通过第一晶体管的基体端连接各晶体管的基体端，切断第一晶体管的寄生本体二极管的导通路径而消除其基体效应，从而避免晶体管在关闭时仍由其寄生本体二极管的导通路径输出信号及降低本发明的导通电阻。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的晶体管开关电路的第一实施例的电路图。
图2为现有源极对源极的电路图。
图3为本发明的晶体管开关电路的第一实施例的电压波形图。
图4为本发明的晶体管开关电路的第二实施例的电路图。
图5为本发明的晶体管开关电路的第三实施例的电路图。
图6为本发明的晶体管开关电路的第四实施例的电路图。
图7为本发明的晶体管开关电路的第五实施例的电路图。
符号说明：
10：第一晶体管
20：第二晶体管
30：第三晶体管
40：第四晶体管
50：第五晶体管
60：比较器
70：反相器
B1：第一基体端
B2：第二基体端
B3：第三基体端
B4：第四基体端
B5：第五基体端
D1：第一漏极
D2：第二漏极
D3：第三漏极
D4：第四漏极
D5：第五漏极
G1：第一栅极
G2：第二栅极
G3：第三栅极
G4：第四栅极
G5：第五栅极
IN：输入端
OUT：输出端
S1：第一源极
S2：第二源极
S3：第三源极
S4：第四源极
S5：第五源极
T1、T2：晶体管
VGATE：控制电压
VIN：输入电压
VOUT、VOUT1：输出电压
具体实施方式
本发明的优点、特征以及达到的技术方法将参照例示性实施例及所附图式进行更详细地描述而更容易理解，且本发明可以不同形式来实现，故不应被理解仅限于此处所陈述的实施例，相反地，对所属技术领域具有通常知识者而言，所提供的实施例将使本揭露更加透澈与全面且完整地传达本发明的范畴。
请参阅图1，其为本发明的晶体管开关电路的第一实施例的电路图。如图1所示，本发明的晶体管开关电路，其包括第一晶体管10以及串接晶体管组。第一晶体管10耦接于输入端IN和输出端OUT之间，以控制输入端IN与输出端OUT间信号的传输与切断，且第一晶体管10具有第一源极S1、第一漏极D1、第一栅极G1以及第一基体端B1；串接晶体管组与第一晶体管10并联而耦接于输入端IN和输出端OUT之间，串接晶体管组包括多个晶体管，多个晶体管包括背对背串接的第二晶体管20和第三晶体管30，且第二晶体管20及第三晶体管30的串接节点C、第二晶体管20的第二基体端B2以及第三晶体管30的第三基体端B3与第一基体端B1互相耦接，以切断第一晶体管10的寄生本体二极管的导通路径而消除其基体效应，从而使第一晶体管10关闭时避免信号由输入端IN流至输出端OUT。第一晶体管10的栅极G1、第二晶体管20的栅极G2、及第三晶体管30的栅极G3接收一控制电压VGATE，并没有耦接输入端IN以及输出端OUT。第一晶体管10的栅极G1、第二晶体管20的栅极G2、及第三晶体管30的栅极G3为第一晶体管10、第二晶体管20与第三晶体管30的控制端。
其中，由于输入端IN流至输出端OUT的信号主要通过第一晶体管10传输，而第二晶体管20和第三晶体管30仅需负责阻挡较小的漏电流，因此在实施时，第一晶体管10的尺寸可大于第二晶体管20和第三晶体管30的尺寸，而第一晶体管10的导通电阻可小于第二晶体管20和第三晶体管30的导通电阻。此外，第二晶体管20具有第二源极S2、第二漏极D2以及第二栅极G2，第三晶体管30具有第三源极S3、第三漏极D3以及第三栅极G3，第二源极S2连接于第三源极S3，第二漏极D2与输入端IN连接，第三漏极D3与输出端OUT连接。
请参阅图2，其为现有源极对源极的电路图。如图2所示，现有源极对源极的电路为利用晶体管T1和T2的源极串接及基体端互相连接，以消除晶体管T1和晶体管T2的基体效应，使晶体管T1和晶体管T2在关闭时，避免信号由输入端IN流至输出端OUT。
请参阅图3，其为本发明的晶体管开关电路的第一实施例的电压波形图。如图3所示，施加相等的输入电压VIN于图1和图2的输入端IN，并利用控制电压VGATE控制第二晶体管20和第三晶体管30的导通，同样地，也利用控制电压VGATE控制晶体管T1和T2的导通，如图2所示。如图3所示，当控制电压VGATE于10ms时的数值为零，输出电压VOUT和输出电压VOUT1的数值也变成零，证实本发明的晶体管开关电路消除第一晶体管10的基体效应。
需说明的是，假设本发明的晶体管开关电路和现有源极对源极的电路占用相同或类似的面积，由于可选用较大尺寸的第一晶体管10并联串接的较小尺寸的第二晶体管20及第三晶体管30，因输入端IN与输出端OUT之间的信号传输主要通过第一晶体管10，而晶体管的导通电阻又与尺寸成反比，可以在相同或类似面积的条件下，使本发明的晶体管开关电路的导通电阻比现有源极对源极的电路小。举例来说，假设图2中的晶体管T1和T2分别以86个单位面积(m＝86)去设计(总面积172个单位面积)，而其导通电阻分别为1欧姆，则其输入端IN与输出端OUT之间的总导通电阻相当于两个1欧姆的电阻串联，而为2欧姆。相较之下，于图1的实施例中，第一晶体管10可选用148个单位面积(m＝148)的尺寸来实施，而第二晶体管20和第三晶体管30分别以8个单位面积(m＝8)的尺寸来实施(总面积164个单位面积)，则第一晶体管10的导通电阻，以图2的晶体管T1的导通电阻以面积成反比的方式去估算，则约为0.58欧姆(1Ω*86÷148≈0.58Ω)，而第二晶体管20和第三晶体管30分别约为10.75欧姆(1Ω*86÷8≈10.75Ω)。在以电阻的串联、并联公式计算，其输入端IN与输出端OUT之间的总导通电阻约为0.56欧姆。也就是说，在此实施例中，本发明可在总面积稍小于现有技术的条件下(164个单位面积相较于172个单位面积)，总导通电阻仍能缩小为28％(0.56/2)，即缩小了将近4倍。在一实施例中，本发明的晶体管开关电路的第一晶体管可占用晶体管开关电路的整体面积的80％。
请参阅图4，其为本发明的晶体管开关电路的第二实施例的电路图。如图4所示，多个晶体管进一步包括第四晶体管40以及第五晶体管50。第四晶体管40以背对背的方式连接于第二晶体管20相对于第三晶体管30的一端，且第四晶体管40具有第四基体端B4、第四源极S4、第四漏极D4以及第四栅极G4，第四基体端B4连接于第四源极S4，第四栅极G4连接于第二栅极G2；第五晶体管50以背对背的方式连接于第三晶体管30相对于第二晶体管20的一端，且第五晶体管50具有第五基体端B5、第五源极S5、第五漏极D5以及第五栅极G5，第五基体端B5连接于第五源极S5，第五栅极G5连接第三栅极G3。当然也能根据电路设计所需，第四基体端B4也可连接于第四漏极D4，第五基体端B5也可连接于第五漏极D5，而并未局限于本发明所陈述的范围。由于晶体管的数量增多，因此能增大节点C上的电压能调整的范围，同样能消除第一晶体管10的基体效应。在第二实施例中，第一晶体管10的面积大于每一第二晶体管20、第三晶体管30、第四晶体管40以及第五晶体管50的面积。第四晶体管40以及第五晶体管50的栅极为其控制端。
请参阅图5，其为本发明的晶体管开关电路的第三实施例的电路图。如图5所示，本发明的第三实施例虽与第一实施例同样包括第一晶体管10、第二晶体管20以及第三晶体管30，但第三实施例与第一实施例的连接方式实为相异，叙明如下：第一基体端B1连接第二晶体管20和第三晶体管30之间的第一串接节点C1，第二基体端B2连接第二源极S2，第三基体端B3连接第三源极S3，此种配置同样地消除第一晶体管10的基体效应，避免在第晶体管截10止的情况下信号仍由输入端IN流至输出端OUT。在第三实施例中，第一晶体管10的面积大于每一第二晶体管20与第三晶体管30的面积。
请参阅图6，其为本发明的晶体管开关电路的第四实施例的电路图。如图6所示，本发明的第四实施例虽与第二实施例同样包括第四晶体管40以及第五晶体管50，同样地，第四晶体管40以背对背的方式连接于第二晶体管20相对于第三晶体管30的一端，第五晶体管50以背对背的方式连接于第三晶体管30相对于第二晶体管20的一端，第四栅极G4连接于第二栅极G2，第五栅极G5连接于第三栅极G3，但第四实施例与第二实施例的连接方式实为相异，叙明如下：第四基体端B4耦接于第二晶体管20的第二基体端B2，且亦耦接于第二晶体管20及第四晶体管40的第二串接节点C2，第四源极S4连接第二源极S2，第四漏极D4耦接输入端IN；第五基体端B5耦接于第三晶体管30的第三基体端B3，且亦耦接于第三晶体管30及第五晶体管50的第三串接节点C3，第五源极S5连接第三源极S3，第五漏极D5耦接输出端OUT。由于晶体管的数量增多，因此能增大节点C上电压能调整的范围，同样能消除第一晶体管10的基体效应。在第四实施例中，第一晶体管10的面积大于每一第二晶体管20、第三晶体管30、第四晶体管40以及第五晶体管50的面积。
请参阅图7，为本发明的晶体管开关电路的第五实施例的电路图。如图7所示，本发明的第五实施例与第一实施例同样包括第一晶体管10、第二晶体管20以及第三晶体管30，且更包括比较器60和反相器70；其中，比较器60的一侧接收输入电压VIN和输出电压VOUT，比较器60的另一侧连接反相器70及第三晶体管30的第三栅极G3，反相器70连接第二晶体管20的第二栅极G2，输入端IN接收输入电压VIN，输出端OUT输出输出电压VOUT，其余元件的配线乃跟第一实施例相同。由于本发明的第五实施例和第一实施例的配线不同，本发明的第五实施例和第一实施例的作动机制乃为相异，并叙明如下：(1)当控制电压VGATE为零前的输出电压VOUT大于输入电压VIN时，比较器60输出低电压(low)，导致第三晶体管30关闭，反相器70输出高电压(high)，第二晶体管20导通，再将控制电压VGATE变为零，由于从输出端OUT看进输入端IN，第二晶体管20的寄生晶体管为逆偏，因此，输入电压VIN和输出电压VOUT皆为零。(2)当控制电压VGATE为零前的输出电压VOUT小于输入电压VIN时，比较器60输出高电压，导致第三晶体管30导通，反相器70输出低电压，第二晶体管20关闭，再将控制电压VGATE变为零，由于从输入端IN看进输出端OUT，第三晶体管30的寄生晶体管为逆偏，因此，输入端IN和输出端OUT之间截止，即没有电性连接。总括而言，此种配置同样消除基体效应，避免在控制电压VGATE为零时，输入端IN上的信号会泄漏到输出端OUT上。
需说明的是，当本发明的第五实施例应用于高压电路时，仅需第一晶体管10为高压元件，第二晶体管20和第三晶体管30并不需为高压元件，使第二晶体管20和第三晶体管30的选择增加，从而降低本发明的制造成本；高电压和低电压乃为相对而非绝对，举例来说，高电压可为5V，低电压可为3V或比其更小的数值，因此，高电压的数值相对于低电压的数值来得较高。
综观前述，本发明的晶体管开关电路，通过第一基体端B1连接第二基体端B2以及第三基体端B3，切断第一晶体管10的寄生本体二极管的导通路径而消除其基体效应，从而避免第一晶体管10在关闭时仍由其寄生本体二极管的导通路径输出信号，并藉由第一晶体管10的尺寸大于第二晶体管20及第三晶体管30的设置方式而达到低导通电阻的特性，也能根据电路设计所需应用本发明的其他实施例，同样也消除晶体管的基体效应。总括而言，本发明的晶体管开关电路，具有如上述的优点，达成消除晶体管的基体效应的目的。
以上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于前述的权利要求中。

Claims (10)

1.一种晶体管开关电路，其特征在于，包括：
一第一晶体管，耦接于一输入端和一输出端之间，以控制所述输入端与所述输出端间信号的传输与切断；以及
一串接晶体管组，与所述第一晶体管并联而耦接于所述输入端和输出端之间，所述串接晶体管组包括背对背串接的多个晶体管，且各所述多个晶体管的一基体端与所述第一晶体管的一第一基体端耦接，且所述第一晶体管的一控制端与所述多个晶体管的控制端接收相同的控制信号。
2.根据权利要求1所述的晶体管开关电路，其特征在于，所述多个晶体管包括：
一第二晶体管；以及
一第三晶体管，以背对背的方式连接于所述第二晶体管；
其中，所述第二晶体管及所述第三晶体管的一串接节点、所述第二晶体管的一第二基体端以及所述第三晶体管的一第三基体端，与所述第一基体端互相耦接。
3.根据权利要求2所述的晶体管开关电路，其特征在于，所述第二晶体管具有一第二源极及一第二漏极，所述第三晶体管具有一第三源极及一第三漏极，所述第二源极连接于所述第三源极，所述第二漏极与所述输入端连接，所述第三漏极与所述输出端连接。
4.根据权利要求2所述的晶体管开关电路，其特征在于，所述多个晶体管还包括：
一第四晶体管，以背对背的方式连接于所述第二晶体管相对于所述第三晶体管的一端，且所述第四晶体管具有一第四基体端、一第四源极及一第四漏极，所述第四基体端连接于所述第四源极及所述第四漏极二者之中未与所述第二晶体管耦接的一端；以及
一第五晶体管，以背对背的方式连接于所述第三晶体管相对于所述第二晶体管的一端，且所述第五晶体管具有一第五基体端、一第五源极及一第五漏极，所述第五基体端连接于所述第五源极及所述第五漏极二者之中未与所述第三晶体管耦接的一端。
5.一种晶体管开关电路，其特征在于，包括：
一第一晶体管，耦接于一输入端和一输出端之间，以控制所述输入端与所述输出端间信号的传输与切断；以及
一串接晶体管组，与所述第一晶体管并联而耦接于所述输入端和所述输出端之间，所述串接晶体管组包括背对背串接的多个晶体管，其中所述第一晶体管的一第一基体端耦接于所述多个晶体管的一第一串接节点。
6.根据权利要求5所述的晶体管开关电路，其特征在于，所述多个晶体管包括：
一第二晶体管；以及
一第三晶体管，以背对背的方式连接于所述第二晶体管；
其中，所述第一基体端耦接于所述第二晶体管与所述第三晶体管间的一第一串接节点。
7.根据权利要求6所述的晶体管开关电路，其特征在于，所述多个晶体管还包括：
一第四晶体管，以背对背的方式连接于所述第二晶体管相对于所述第三晶体管的一端，且所述第四晶体管具有一第四基体端，所述第四基体端耦接于所述第二晶体管的一第二基体端，且亦耦接于所述第二晶体管及所述第四晶体管的一第二串接节点；以及
一第五晶体管，以背对背的方式连接于所述第三晶体管相对于所述第二晶体管的一端，且所述第五晶体管具有一第五基体端，所述第五基体端耦接于所述第三晶体管的一第三基体端，且亦耦接于所述第三晶体管及所述第五晶体管的一第三串接节点。
8.根据权利要求7所述的晶体管开关电路，其特征在于，所述第四晶体管具有一第四源极及一第四漏极，所述第五晶体管具有一第五源极及一第五漏极，而所述第四源极与所述第四漏极二者之中未与所述第二晶体管连接的一端耦接于所述输入端，所述第五源极与所述第五漏极二者之中未与所述第三晶体管连接的一端耦接于所述输出端。
9.根据权利要求1至8项任一项所述的晶体管开关电路，其特征在于，所述第一晶体管的尺寸大于所述串接晶体管组中，各所述多个晶体管的尺寸。
10.根据权利要求1至8项任一项所述的晶体管开关电路，其特征在于，所述第一晶体管的导通电阻小于所述串接晶体管组中，各所述多个晶体管的导通电阻。
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